农村生活污水分散式生态处理应用研究

通过对农村生活污水现状进行分析,提出了在农村生活污水分散式生态处理应用中,应以节能减排、能耗最小化为原则进行工程方案的设计.研究表明,农村生活污水量与生活条件密切相关,污水的收集与排放是实施污水处理的基础.整合并应用多通道旋流折板厌氧反应预处理装置和地下管孔渗滤生态处理组合系统,具有工程造价低、无能耗、系统维护方便等特点,且出水水质稳定可靠.     

AlGaN/GaN异质结中二维电子气多子带解析建模

为了能够方便精确地研究AxlGa1-xN/GaN异质结中二维电子气性质,提出一种多子带二维电子气的解析模型.利用此模型能够求出二维电子气能带、子能级、波函数和量子特性的解析解.通过模型计算还可以得到二维电子气的分布变化、面电子密度、基带能级、费米能级和势阱随Al组分及AlGaN层厚度的改变.与泊松-薛定谔自洽求解结果相比较,此模型能够给出精确的结论,并避免了泊松-薛定谔自洽求解复杂的数值计算和耗时长等缺点.     

小数乘法器的低功耗设计与实现

提出一种针对小数乘法器的低功耗设计算法,其优化指标为综合后小数乘法器内部寄存中间运算结果的寄存器位宽,解决了目前低功耗设计中算法自身逻辑单元被引入系统从而降低系统优化效果的问题.该算法能够在不降低系统工作效率、不损失系统运算精度、不增加额外逻辑单元的条件下,大幅降低系统功耗和面积.在使用该算法对某一射频模块进行优化后,硬件测试结果显示该射频模块对某型号FPGA的逻辑占用率相比优化前降低17.9％,寄存器总数降低30.7％,存储单元占用率降低21.5％.该算法适用于对含有大量小数乘法运算的系统进行低功耗优化.     

90纳米CMOS工艺下带改进RC网络的电源轨静电泄放箝位电路

An electrostatic discharge(ESD) detection circuit with a modified RC network for a 90-nm process clamp circuit is proposed.The leakage current is reduced to 4.6 nA at 25℃.Under the ESD event,it injects a 38.7 mA trigger current into the P-substrate to trigger SCR,and SCR can be turned on the discharge of the ESD energy.The capacitor area used is only 4.2μm~2.The simulation result shows that the proposed circuit can save power consumption and layout area when achieving the same trigger efficiency,compared with the previous circuits.     

嵌入式SRAM的优化修复方法及应用

为了提高SRAM的成品率并降低其功耗,提出一种优化的SRAM.通过增加的冗余逻辑及电熔丝盒来代替SRAM中的错误单元,以提高其成品率;通过引入电源开启或关闭状态及隔离逻辑降低其功耗.利用二项分布计算最佳冗余逻辑,引入成品率边界因子判定冗余逻辑的经济性.将优化的SRAM64K×32应用到SoC中,并对SRAM64K×32 的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片, 芯片面积为5.6mm×5.6mm, 功耗为1997mW.测试结果表明:优化的SRAM64K×32 在每个晶圆上的成品率提高了9.267%,功耗降低了17.301%.     

TP RAM的低功耗优化设计及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,使用自适应门控时钟,对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPC工艺成功流片,die size为10.5 mm×11.3 mm,功耗为17.07 W。测试结果表明,优化后的RAM面积减少了25.2%,功耗降低了43.07%。     

A novel high performance ESD power clamp circuit with a small area

A MOSFET-based electrostatic discharge (ESD) power clamp circuit with only a 10 ns RC time constant for a 0.18-μm process is proposed. A diode-connected NMOSFET is used to maintain a long delay time and save area. The special structure overcomes other shortcomings in this clamp circuit. Under fast power-up events, the gate voltage of the clamp MOSFET does not rise as quickly as under ESD events, the special structure can keep the clamp MOSFET thoroughly off. Under a falsely triggered event, the special structure can turn off the clamp MOSFET in a short time. The clamp circuit can also reject the power supply noise effectively. Simulation results show that the clamp circuit avoids fast false triggering events such as a 30 ns/1.8 V power-up, maintains a 1.2 μs delay time and a 2.14 μs turn-off time, and reduces to about 70% of the RC time constant. It is believed that the proposed clamp circuit can be widely used in high-speed integrated circuits.     

针对新型HfO2栅介质改进的四元件电路模型

针对超薄HfO₂栅介质MOS电容,提出改进的四元件小信号等效电路模型,修正了双频C-V法,增加了串联寄生电阻和串联电感两个参数．结合双频测量结果计算出修正的C-V曲线,消除了高频时的频率色散现象,而且曲线更加接近理想C-V曲线．通过实验结果提取了寄生参数值并拟合出各元件值与MOS电容面积和反型层厚度的解析表达式．实验测量和理论计算表明该方法可提高通常C-V法的测量精度．     

90nm CMOS工艺下3×VDD容限静电检测电路

提出一种90nm 1.2VCMOS工艺下只用低压器件的新型3×VDD容限的静电检测电路.该电路利用纳米工艺MOSFET的栅极泄漏特性和反馈技术来控制触发晶体管并进而开启箝位器件(可控硅整流器),同时采用多级叠加结构以承受高电压应力.在静电放电时,该电路能产生38mA的触发电流.在3×VDD电压下工作时,每个器件都处于安全电压范围,在25℃时漏电流仅为52nA.仿真结果表明,该检测电路可成功用于3×VDD容限的接口缓冲器.     

异质栅非对称Halo SOI MOSFET亚阈值电流模型

在沟道源端一侧引入高掺杂Halo结构的异质栅SOI MOSFET,可以有效降低亚阈值电流.通过求解二维泊松方程,为该器件建立了亚阈值条件下的表面势模型.利用常规漂移.扩散理论,在表面势模型的基础上,推导出新结构器件的亚阈值电流模型.为了求解简单,文中给出了一种分段近似方法,从而得到表面势的解析表达式.结果表明,所得到的表面势解析表达式和确切解的结果高度吻合.二维器件数值模拟器ISE验证了通过表面势解析表达式得到的亚阈值电流模型,在亚阈值区二者所得结果吻合得很好.