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在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的随机变化.针对跨时钟域的数据和控制信号,提出了需要满足的时序约束条件的计算方法,同时还分析了不同时钟频率对寄存器翻转时刻随机化程度的影响.以AES密码算法协处理器为例,实现了所提出的寄存器翻转时刻随机化技术,通过实验模拟的方法验证了理论分析的正确性.实验结果显示,在合理选择电路工作时钟频率的情况下,所提出的技术能够有效提高密码算法电路的抗DPA攻击性能. 相似文献
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针对传统一维空间硬件木马检测方法中硬件木马产生的信息易被芯片正常工作产生的信息掩盖、二维空间硬件木马检测方法成本较高精度较低的问题,提出了一种基于红外光谱分析的硬件木马检测方法。该方法是一种二维空间硬件木马检测方法,利用红外波波长短以及红外光谱信息损失少的特点可以实现较高的硬件木马检测精度。实验结果表明,通过拟合芯片工作时硬件木马产生的红外光谱并对比参数差异能检测出逻辑能耗量量级为10-3的硬件木马,并在一定程度上识别实现硬件木马功能的逻辑种类。 相似文献
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提出一种基于数据前瞻技术的高性能低功耗显式静态脉冲触发器(数据流触发器SJLFF).SJLFF通过减少电路内部多余跳变的次数来减少功耗损失.SJLFF不仅能减少电路内部的跳变次数而且还能通过自身改进的静态结构保持快速D到Q的延时.通过与另外一种进行了低功耗设计的触发器(CDFF)比较,在数据跳变频率为49%的情况下,SJLFF能减少25%的PDP值. 相似文献
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本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC(Phase-Blending Duty-Cycle Corrector).相比于传统的占空比调节方式,此电路通过采用SMD(Synchronous Mirror Delay)技术具有较强的抗PVT(Process,Voltage and Temperature)变化的能力,输出时钟和原时钟完全同步和较快的调节速度等特点.经0.13μm CMOS工艺版图实现后HSPICE模拟表明,该占空比调节电路对占空比在10%~90%范围内的400MHz时钟能在4个周期内完成调节,输出时钟占空比为48%~52%. 相似文献
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为了解决物理不可克隆函数(PUF)结构简单、容易遭受建模攻击等问题,提出一种基于动态线性反馈移位寄存器(LFSR)的强PUF抗攻击混淆设计.首先使用一个固定结构的LFSR作为伪随机数发生器,为混淆逻辑提供随机选择信号;然后使用一个内置多个反馈多项式的动态LFSR作为混淆逻辑,对输入激励进行混淆;最后将混淆后的激励输入内嵌PUF电路,使攻击者无法获取内嵌PUF的真实激励,从而提高PUF的抗建模攻击能力.用Python和FPGA进行了仿真和数据收集,在收集到数据集上的实验表明,所提设计具有接近理想值的均匀性(49.8%)和唯一性(49.9%),保持了与经典强PUF相同的可靠性.该设计结构简单,硬件开销较低,能够抵抗多种主流机器学习和深度学习算法的建模攻击. 相似文献