Internet网络延时分析

本文对Internet网络延迟进行了较为全面的分析，介绍了几种减少网络延迟的技术。然后提出一种新的方法，并用排队论加以分析。     

THE SIMULATION OF THE SAR IMAGE OF INTERNAL SOLITARY WAVES IN ALBORAN SEA

1 .　ＩＮＴＲＯＤＵＣＴＩＯＮＯｃｅａｎｉｎｔｅｒｎａｌｗａｖｅｉｓａｋｉｎｄｏｆｇｒａｖｉｔｙｗａｖｅｇｅｎｅｒａｔｅｄｉｎｔｈｅｓｔｒａｔｉｆｉｅｄｏｃｅａｎ .Ｉｔｐｒｏｄｕｃｅｂｙｔｈｅｉｎｔｅｒａｃｔｉｏｎｏｆｔｉｄｅｃｕｒｒｅｎｔａｎｄｔｏｐｏｇｒａｐｈｙ ,ｓｅａｑｕａｋｅａｎｄｍｏｖｉｎｇｓｈｉｐｗｈｅｎｔｈｅｓｔｒｏｎｇ ,ｓｈａｌｌｏｗｐｙｃｎｏｃｌｉｎｅｉｓ ｐｒｅｓｅｎｔ.Ｔｈｅｉｎｔｅｒｎａｌｗａｖｅｓｉｎｔｈｅｃｏｎｔｉｎｅｎｔａｌｓｈｅｌｆａｒｅａｌｍｏｓｔｔｉｄｅｐｒｏｄ…     

北京谱仪端盖簇射计数器工作气体的研究

为使北京谱仪端盖族射计数器更好地工作在自猝灭流光ＳＱＳ模式下，提高其能量分辨以及线性等指标，用Ａｒ，ＣＯ２，Ｌｓｏｂｕｔａｎｅ三元工作气体对探测器的工作性能进行了仔细研究，找出了一适合于主雇地数器的工作气体，此外，还研究了异丁的纯度对探测器性能的影响。     

测井资料高分辨率层序地层分析

高分辨率层序地层学克服了岩性地层对比穿时的缺点.高分辨率层序地层对比是等时的高精度的地层对比,它满足了勘探开发中地层对比等时性和高分辨率的要求.测井资料的纵向分辨率较高,是高分辨率层序地层研究的重要资料.提出了利用测井相分析技术,从测井资料上识别出单井岩性和沉积微相剖面,结合测井曲线特征,划分单井基准面旋回,并进行连井地层等时对比,这为定量地进行高分辨率层序地层分析提供了一种方法.通过研究区实际资料的处理,验证了该方法的有效性.     

PAN共聚纤维的热氧化研究

本工作采用连续式实骏装置与方法,借助力学测试、X射线衍射、元素分析、红外光谱等技术,系统地研究了PAN共聚纤维在连续热氧化过程中化学、结构、性能间的联系,亦对PAN基碳纤维力学性能提高的途径进行了探讨。研究结累表明:在热氧化过程中,PAN共聚体系的热化学反应主要发生在250℃左右;其间纤维的序态结构变化剧烈,易使纤维产生结构缺陷,进而影响热氧化纤维力学性能的变化。     

耐火纤维喷涂技术的优越性及应用

详细介绍了耐火纤维喷涂技术及施工等各方面的优越性。同时说明耐火纤维喷涂技术,在大庆石化公司炼油厂润滑油白土装置扩建改造中加热炉炉衬上的应用及取得的明显节能效果。     

涂料江湖风云变之洋涂料也来凑热闹

近来的涂料江湖真是热闹，闹得沸沸扬扬的国标与京规之争、被人津津乐道的喝涂料促销手段、某企业叫板涂料国标之后，现在，连洋涂料也来凑热闹了。以偏概全受株连，　冤枉！　　9月5日，瑞典福乐阁涂料公司在北京向各媒体发布了一封公开信，称广州一家媒体在披露某些进口涂料有害物质严重超标时，没有具体指出有害涂料的名称，而是笼而统之的以“进口涂料”来概括，从而使在欧洲市场以环保著称的福乐阁涂料遭到中国消费者的质疑，严重影响了南方市场的销售。福乐阁发言人认为，媒体报道讲究真实准确，尤其在批评性报道时更应明确具体对…     

高能气体压裂联作技术进展

国内高能气体压裂增产技术已经由单一的有壳弹、无壳弹、液体药、可控脉冲等高能气体压裂,进展到与射孔、水力压裂、酸化、化学解堵等技术相联作的综合压裂阶段。分别对高能气体压裂与射孔、水力压裂和化学解堵等联作技术的基本原理、现场试验、作业效果等进行了介绍。高能气体压裂已发展成一种基本成熟的、综合性油气田增产改造新技术。     

黑河干流中游地区耗水量变化的历史分析

黑河流域水资源极其匮乏，加之地区上的配置不均衡和中游地区水土资源的过度开发，导致黑河下游出现了严重的生态环境问题，已影响到我国北方广大地区生态环境质量，受到国家的高度重视和全社会的广泛关注。黑河水资源开发利用主要集中在中游地区，该区是全国重要的商品粮、蔬菜和经济作物生产基地之一，耗水量占流域耗水量的85％以上，是黑河的主要耗水区和径流利用区。利用黑河上游控制站莺落峡站和中游控制站正义峡站水文资料，分析了黑河中游耗水量的变化，结果表明：20世纪80年代以前黑河中游耗水量在4．4亿m^3左右，比较稳定；进入20世纪80年代以后，耗水量明显增加，80年代耗水量比70年代以前增加了1．97亿－2.49亿m^3;90年代耗水量又比80年代增加了1.64亿m^3左右；80年代以来流域耗水量呈明显增加的趋势，这是以人类活动影响为主的结果。     

Optimization-based placement algorithm for BiCMOS leaf cellgeneration

We present a transistor placement algorithm for the automatic layout synthesis of logic and interface cells comprised of a mixture of MOS and bipolar devices. Our algorithm is applicable to BiCMOS logic cells, ECL logic cells as well as TTL, CMOS and ECL compatible input/output (I/O) cells. The transistor placement problem is transformed into a layout floorplan design problem with a mixture of rigid and flexible modules. A constructive “branch-and-bound” algorithm is used to minimize the area of synthesized circuits subject to pre-placement constraints. Experimental results indicate that the algorithm can produce efficient placements under fixed-height constraints. The design space exploration mechanism can be controlled by the user so as to apportion computing resources judiciously