降低协同设计虚拟机启动开销的译码后指令缓存技术

协同设计虚拟机采用动态二进制翻译实现不同体系结构间的二进制兼容,对源指令的翻译和处理影响了协同设计虚拟机的启动性能.研究发现,在一个采用解释执行和翻译相结合的协同设计虚拟机中,处理非热点代码的解释执行是虚拟机启动开销的主要来源.发现了协同设计虚拟机中的解释例程局部性,并提出了一种硬件译码后指令缓存结构DICache(d...     

AFMC:一种新的异步电路设计自动化流程

随着VLSI面临的功耗及时钟问题越来越突出,异步电路及其设计方法得到了广泛关注.基于宏单元的异步电路设计流程能够采用现有的同步EDA工具和设计流程将同步电路转变成相应的异步电路.在基于宏单元的异步电路设计流程的基础上提出了一种新的异步电路设计自动化流程,并与解同步异步电路设计自动化流程进行了比较.在UMC 0.18μm工艺下采用提出的自动化流程设计实现了一款DLX异步微处理器,实验结果表明该流程能够快速地进行异步电路设计,并且在异步电路的数据通路性能优化方面具有一定的优势.相对于解同步DLX微处理器,采用基于宏单元的异步设计自动化流程实现的异步DLX微处理器能够获得6%左右的性能提高.     

一种多核处理器存储层次性能评估模型

一种用于评估多核处理器存储层次性能的模型,使用排队论建模,求解速度快,可以在设计早期给出不同配置参数对处理器整体性能的影响,从而调整存储层次结构,优化设计.     

面向Cassandra数据库的高效动态数据管理机制

Cassandra数据库是当前通用的数据库之一,同时也被Apache列为重点发展的顶级项目。针对Cassandra分布式数据库系统而言,大量的写请求会造成过多分散的SStable结构以及过高的数据冗余度,进而造成用户读取请求响应速度下降。该问题可以通过系统自动触发的局部数据合并机制或人为干预的整体数据合并机制来解决。然而,不合时机的系统自动局部合并过程会严重降低用户正在执行的读取操作的性能,而过长时间的人为整体数据合并过程又会长时间地占用系统资源,严重制约系统的整体性能。针对此问题,提出了一种面向Cassandra数据库的动态数据管理机制。首先,实时监测系统环境,将数据按照写入时间和大小进行分层分级管理,对合并的时机、参与合并的文件及合并过程分别制定相应的执行策略;其次,通过特定优化手段减少数据的合并时间,以降低合并过程对系统性能的影响。测试结果表明,该管理机制优化了Cassandra数据库的合并过程,提升了系统整体的读取响应速度。     

对象事务管理中间件的设计与实现

对象事务管理是分布式对象技术与TP Monitor技术相结合的产物,它集成了两者的优点,解决了目前事务处理领域面临的问题,本文主要介绍我们设计和实现的基于StarBus软总线的对象事务管理中间件StarBus-OTM,并讨论了该中间件的典型应用。     

支持线程级猜测的存储体系结构设计

在线程级猜测中进行数据依赖相关检测时,存在Cache一致性协议无法容忍线程切换引起的Cache块替换等问题。为此,通过分析推测线程数据管理模型,结合推测线程切概率低的特点,提出一种分布-共享式恢复缓冲区结构。该结构在进行Cache一致性检验时结合作废向量和版本优先级寄存器进行数据依赖检测,利用L2 Cache进行推测数据缓冲和恢复以支持推测线程切换。修改SESC模拟器以验证和评估该存储体系结构。实验结果表明,在保持模拟器理想加速比的情况下,该存储体系结构可以较好地支持推测线程切换。     

一种面向数字信号处理的嵌入式处理器体系结构设计

针对数字信号处理在嵌入式领域中的广泛应用，并基于数字信号处理程序的特征，本文提出了一种专门面向嵌入式应用中数字信号处理的处理器体系结构。该体系结构的设计建立在传输触发体系结构的基础上，并加入了针对sin／cos求值的特殊功能单元对性能进行加速。测试结果表明，这种体系结构对数字信号处理核心程序的运行具有极高的性
性能，并且具有硬件结构简单、易于开发的特征。     

降液管优化设计及操作性能研究进展

综述了进行降液管结构优化的几个方面：改变降液管裙体形状以改善流型；合理选择降液管底隙，改造进口堰，强化入口面积．论述了结构优化后几种降液管的形式及具有特殊降液管的几种塔板：倾斜降液管、月牙形降液管、FRI塔板、MD塔板等．同时详细论述了降液管操作性能的研究进展．     

膨胀珍珠岩基釉面砖的物相组成及显微结构的研究

采用多种现代测试技术和方法，对膨胀珍珠岩基釉面砖的物相组成，显微结构及其形成进行了研究。结果表明，正是由于该制品具有多孔的基层和密实的釉坯层并通过玻璃体将它们有效地结合为整体的这种复合结构，是使其具有多功能的原因。这些研究成果对于烧结型轻质多功能饰面材料的进一步研究和应用具有理论上的指导意义。     

通过寄存器队列模型实现寄存器分配和指令调度

寄存器分配与指令调度是编译器优化过程中的两项重要任务．由于这两个阶段通常是独立完成的，寄存器分配往往会引入不必要的伪相关，从而影响指令调度的效率和结果，影响最终性能的提高．本文提出了寄存器队列模型，并在其基础上提出了一种结合实现寄存器分配和指令调度的算法，该算法能够在保证每条指令的执行时间最早的同时使用最少数目的寄存器．它的另外一个优点是具有线性的时间和空间复杂度，而且易于硬件实现．