激光晶体Nd:YVO4的形貌及生长缺陷

本文报道了应用环境扫描电镜（ESEM）和同步辐射X射线白光形貌术对采用提拉法生长出的Nd:YVO4晶体进行的形貌及生长缺陷的分析,获得了该晶体的开裂表面的ESEM形貌像以及取自晶体肩部和中间部位的（001）面的同步辐射白光形貌像,观察到了位错、包裹物等缺陷,可为生长高质量的Nd:YVO4晶体提供重要的启示.     

在协议集成测试系统上开展路由协议测试

在分析路由协议的特性及其测试需求的基础上，提出利用窗口黑盒来描述被测协议，利用多通道测试方法扩展对被测实现的控制和观察，通过扩充参考实现增强系统的测试能力。将这些理论，技术应用于系统中，对路由协议开展了有效的测试活动，为国产高性能路由器的开发提供了有力的支持，也进一步增强了PITS系统的功能和适用性。     

一种高效的硬布线控制CPU的设计方法

文章提出了一种硬布线逻辑CPU的设计流程，即以CPU设计工具软件LDF为核心的设计方法，其主要目的的提高硬布线逻辑CPU的设计效率。定义了一种用于描述硬布线控制逻辑的语言-MCDL，对总线优化问题进行了研究，并且给出了解决总线优化问题的近似算法。     

充气集合式高电压并联电容器的几点改进

BAMHL1 1 /3- 72 0 0 - 1× 3W是在总结以往充气集合式高电压并联电容器产品优点的基础上 ,为优化大容量产品结构 ,提高绝缘可靠性和设备技术经济性能而开发的项目。本文着重介绍该产品的内部结构、外壳筋板结构和混合气体绝缘等几点改进。     

激光导向伺服系统中满意PID调节器的LMI设计

利用带有图像处理功能的小型激光导向伺服系统,可以大大降低目标坐标测定仪操作手跟踪动态飞行目标的操作难度,从而提高激光回波率.与经典的矩阵分解方法不同,本文以线性矩阵不等式方法,研究了激光导向伺服系统的满意PID调节器设计问题.首先从约束指标的相容性出发,给出满足与给定圆形极点约束相容的输出方差的取值范围.然后,在此取值范围内,得到了求取同时满足上述两种约束的PID调节器参数的方法.靶场试验结果证明了其有效性.     

高铬锰白口铸铁的软化处理

研究了 4种退火工艺对高铬锰白口铸铁组织和硬度的影响规律。结果表明 ,采用 85 0℃保温 4h ,随后于 72 0℃保温 6h退火工艺 ,硬度最低为 36～ 38HRC ,机加工性能最好。     

建筑墙体表面传热系数辨识研究

对实验房间南向墙体内表面中心区域的换热过程进行实验，发现当风速在0－5．5m/s之间时，表面传热系数在8－18W（m^2.K）之间波动，而风向对墙体表面传热系数影响不大；用辅助变量法分析墙体表面传热过程，并结合实验推导出墙体表面传热系数。模型的预测结果与实测结果吻合良好。     

入侵检测及网络层安全的研究

随着计算机网络的迅速发展，网络安全问题正变得日益重要。文章介绍了计算机网络系统IP层安全概况和入侵者对IP层常采用的入侵手段，以及为防止这种入侵所采取的措施。     

DVD视盘机的电磁骚扰抑制

本文讨论对DVD视盘机的电磁骚扰的抑制，使其电磁骚扰水平符合有关标准的要求，不成为新的电磁环境中的污染源。     

Investigation of the source/drain asymmetric effects due to gate misalignment in planar double-gate MOSFETs

A planar double-gate SOI MOSFET (DG-SOI) with thin channel and thick source/drain (S/D) was successfully fabricated. Using both experimental data and simulation results, the S/D asymmetric effect induced by gate misalignment was studied. For a misaligned DG-SOI, there is gate nonoverlapped region on one side and extra gate overlapped region on the other side. The nonoverlapped region introduces extra series resistance and weakly controlled channel, while the extra overlapped region introduces additional overlap capacitance and gate leakage current. We compared two cases: bottom gate shift to source side (DG/spl I.bar/S) and bottom gate shift to drain side (DG/spl I.bar/D). At the same gate misalignment value, DG/spl I.bar/S resulted in a larger drain-induced barrier lowering effect and smaller overlap capacitance at drain side than DG/spl I.bar/D. Because of reduced drain-side capacitance, the speed of three-stage ring oscillator of DG/spl I.bar/S, with 20% gate misalignment length (L/sub mis/) over gate length (L/sub g/), or L/sub mis//L/sub g/=20%, was faster than that of two-gate aligned DG-SOI.