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1999年 | 1篇 |
1995年 | 1篇 |
1987年 | 1篇 |
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11.
This paper presents a differential successive approximation register analog-to-digital converter (SAR ADC) with a novel time-domain comparator design for wireless sensor networks. The prototype chip has been implemented in the UMC 0.18-μ m 1P6M CMOS process. The proposed ADC achieves a peak ENOB of 7.98 at an input frequency of 39.7 kHz and sampling rate of 180 kHz. With the Nyquist input frequency, 68.49-dB SFDR, 7.97-ENOB is achieved. A simple quadrate layout is adopted to ease the routing complexity of the common-centroid symmetry layout. The ADC maintains a maximum differential nonlinearity of less than 0.08 LSB and integral nonlinearity less than 0.34 LSB by this type of layout. 相似文献
12.
采用粉磨、化学激发和级配调控复合处理制得铜尾矿掺合料,用于制备C30混凝土,研究了铜尾矿掺合料对混凝土长龄期抗碳化、抗氯离子渗透性能的影响。结果表明:铜尾矿掺合料掺量为60 kg/m^(3)以内时,掺加铜尾矿掺合料的混凝土不同龄期(0~365 d)抗压强度、抗碳化以及抗氯离子渗透性能与掺等量Ⅱ级粉煤灰的基本相同。铜尾矿掺合料中2μm以内的微纳米颗粒具备微活性,其中活性SiO_(2)和Al_(2)O_(3)与浆体的Ca(OH)_(2)发生二次水化反应,生成C-S-H凝胶;同时,Ca(OH)_(2)的消耗可以促进水化,减少有害孔的形成;级配调控作用可改善粉体胶凝体系的堆积密实度,增强了混凝土的骨料-浆体界面强度,进而提高混凝土的耐久性。 相似文献
13.
This paper describes a 14-bit 100-MS/s calibration-free pipelined analog-to-digital converter (ADC). Choices for stage resolution as well as circuit topology are carefully considered to obtain high linearity without any calibration algorithm. An adjusted timing diagram with an additional clock phase is proposed to give residue voltage more settling time and minimize its distortion. The ADC employs an LVDS clock input buffer with low-jitter consideration to ensure good performance at high sampling rate. Implemented in a 0.18-μm CMOS technology, the ADC prototype achieves a spurious free dynamic range (SFDR) of 85.2 dB and signal-to-noise-and-distortion ratio (SNDR) of 63.4 dB with a 19.1-MHz input signal, while consuming 412-mW power at 2.0-V supply and occupying an area of 2.9 × 3.7 mm^2. 相似文献
14.
本文通过对我国现行的水利工程建设中存在的风险进行分析,探讨使用代建制减少项目建设管理的风险,提高项目的管理水平,并给出完善代建制项目实施的建议。 相似文献
15.
介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8~11bit和400k~40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW. 相似文献
16.
17.
电子商务安全体系的探讨 总被引:17,自引:3,他引:14
随着Internet的发展,电子商务已经逐渐成为人们进行商务活动的新模式。建立一个安全便捷的电子商务环境,对信息提供足够的保护十分重要。针对这个问题,介绍了电子商务面临的安全威胁,论证了电子商务体系的控制要求,探讨了电子商务安全体系的法律法规和安全技术问题。 相似文献
18.
介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8~11bit和400k~40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW. 相似文献
19.
介绍了一个应用于数字电视地面多媒体广播(DTMB)接收机的10-bit,40-MS/s流水线模数转换器(ADC),通过优化各级电容大小和运算放大器电流大小,在保证电路性能的同时降低了功耗.测试结果为:在40MHz采样率,4.9MHz输入信号下,可以获得9.14bit的有效位数(ENOB),72.3dB无杂散动态范围(SFDR).电路微分非线性(DNL)的最大值为0.38LSB,积分非线性(INL)的最大值为0.51LSB.电路采用0.18μm 1P6M CMOS工艺实现,电源电压为3.3V,核心面积为1mm2,功耗为78mW. 相似文献
20.