Verilog HDL设计实例及其仿真与综合

介绍了VerilogHDL的特点；讨论了EDA技术的设计思路；针对数字电子系统，用VerilogHDL设计了一个篮球30秒计时器，并在Cadence和Synopsys环境下成功地进行了仿真和逻辑综合。     

适合背板信号传输的连续时间均衡器

介绍了一种适用于背板信号传输的连续时间均衡器(EQ),给出了电路的增益表达式。该电路数据传输速率可达到1.25Gb/s。采用0.18μm CMOS工艺对电路进行仿真,结果表明,电路自举因子为6dB和12dB,分别支持50mm和100mm的FR4背板信号传输。     

基于电容倍增技术的LDO补偿方法

设计了一种低静态电流、高稳定性的LDO稳压器.该电路使用电容倍增技术进行频率补偿,减小了补偿电容值,节省了芯片面积,在负载电流0.1mA和150mA时具有较好的相位裕度.电路采用XFAB 0.6μm CMOS工艺模型,最终设计的LDO电路静态功耗17μA,最大驱动电流150mA.使用10μF的负载电容,在负载电流变化率为150mA/100μs时,最大过冲为22mV(1.83%).     

电压型R-2R梯形网络DAC线性误差分析方法

根据节点电阻模型和分析方法,设计了一个12位电压型R-2R梯形网络D/A转换器(DAC)。仿真结果表明,该D/A转换器的积分线性误差(INL)可低至0.21 LSB;该模型和分析方法能够有效地估计和用于减小由R-2R梯形网络各电阻之间的差值导致的DAC线性误差。     

低功耗高抗噪性差分基准电压源的设计

提出了一种新颖的差分放大器拓扑结构,适用于单片集成模数转换器中的差分电压基准源.该结构经过电压、电流两级放大,实现了高开环增益和大电流驱动能力.本设计在德国XFAB公司的0.35 μm CMOS工艺上实现,芯片实测结果为:在3.3 V电源电压下,该基准源的抗噪性为120 dB@80 MHz,增益误差小于2 mV,功耗仅为1.1 mW,具有低功耗、高精度和高抗噪性能.     

基于ADC的温度自适应修调电路的设计

利用逐次逼近型A/D转换器及数字逻辑电路,设计了一种用于RTC的温度自适应晶振频率修调电路.该修调系统依据芯片所用晶体的温度特性曲线,对标称频率为32.768 kHz的晶体进行随温度变化的频率调整.该电路采用CSMC 0.5 μm CMOS工艺,可对晶振频率进行-192.150～+192.150(×10-6)的修正,频率修调范围为±6.396 Hz;在-40℃～85℃范围内,时钟精度可达到±1.525×10-6;在3.3 V电压下,静态电流为13.5 μA.     

基于新型D触发器的双模前置分频器

在锁相环频率合成器中,双模前置分频器是一个速度瓶颈。分析了双模前置分频器的工作原理,提出了提高其工作速度的方法,包括给出一种新型高速CMOS动态D触发器的设计以及同步分频器的改进。经Cadence Spectre仿真,在0．8umCMOS工艺,电源电压为5V的条件下,最高频率达到了2．0GHZ,其速度和集成度远远超过静态CMOS电路。     

一种温度系数片外可调节的电压源电路的设计

介绍了一种用于光纤LED驱动器中温度系数可调节的电压源电路的设计。分析了其设计思路、原理，并详细的分析了其各部分电路的设计过程，最后给出了不同情况下的Cadence仿真波形以及最终的LED驱动器的版图。     

USB Flash Memory Disk Drive系统模型

本文提出了USB Flask Disk Drive(UFDD)设备架构，并对在这个设备架构之上系统的数据流行为进行了描述。同时，分析和阐述了UFDD设备架构中子模块的工作流程。     

一种3V13位40MHz低功耗采样／保持电路

设计了一种3 V 13位40 MHz低功耗采样保持电路.该电路采用带增益提高的全差分折叠式共源共栅运算放大器,满足高速高精度的要求;同时,采用带哑元补偿管的栅压自举开关,减小了采样开关带来的非线性失真.使用XFAB 0.35 μm CMOS工艺库,对整体电路和分块电路进行了仿真和分析.