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本文给出了一个布线后减小串扰噪声的算法。该算法通过调整逻辑门和互连线的尺寸有效地减小了串扰噪声,在减小噪声的同时约束电路的最大延时,使得在串扰噪声和时序都满足约束的条件下最小化芯片面积。算法保证了改变逻辑门和线网尺寸不会破坏电路的时序约束。实验结果证明,本算法有效地减小了串扰。此算法不需回到布线阶段来优
优化串扰,减少了设计迭代次数,加快了设计收敛时间。 相似文献
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提出了一个全面识别静态和动态串扰噪声的算法框架,在静态串扰噪声的识别中,通过静态串扰噪声的峰值以及噪声宽度信息来识别串扰目标。在动态串扰噪声的识别中,引入了混合时序分析,缩小了时间窗区间,并通过测试生成来验证信号间的逻辑关系,通过这些准确的时序及逻辑信息,识别出串扰目标。 相似文献
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提出了动态串扰噪声的识别算法.针对基于传统静态时序分析的结果过于保守的缺点,本算法引入了混合时序分析,缩小了时间窗区间,为动态串扰噪声的识别提供了准确的时序信息,与此同时,通过测试生成来验证信号间的逻辑关系,根据这些准确的时序及逻辑信息,识别出动态串扰噪声. 相似文献