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尼日尔Agadem油田E1油组低阻油层成因分析 总被引:1,自引:0,他引:1
尼日尔Agadem油田E1油组普遍发育一套典型的低阻可疑层,在开发过程中,由于对其成因、含油性及产能认识不清,一直未引起足够重视。为了寻求一期油田的稳产接替潜力,针对该套低阻可疑层,采用宏观因素控微观分析的宏观、微观相结合的低阻油层分析方法,通过圈闭幅度和沉积环境等宏观地质成因分析,明确了目的层所处的三角洲前缘末端弱水动力沉积环境为低阻层的主控成因;综合利用岩心、测井及分析化验资料,对储层厚度、岩性、黏土矿物、孔隙结构、束缚水饱和度等岩石物理成因分析,明确了研究区发育3种成因类型的低阻油层,砂泥薄互层和束缚水饱和度偏高为低阻油层主要成因。通过试油和生产,证实了低阻可疑层为产能较好的油层,充分证明了对低阻油层成因分析的合理性,为低阻油层的分类识别和评价提供了依据。 相似文献
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本文提出了一种满足WCDMA/GSM系统要求的全集成接收机射频前端。WCDMA模式下无需声表面波滤波器。为了提高包括IP3和IP2指标在内的线性度性能,射频前端包括电容减敏的多栅低噪声放大器、带有本文提出的IP2校准电路的电流模式无源混频器以及似Tow-Thomas结构的双二阶可重构跨阻放大器。本文提出了一种新的低功耗、低相噪、可产生四相25%占空比本振信号的多模分频器。同时,本文通过采用带有片上电阻的恒定gm偏置电路,减小工艺和温度对转换增益的影响。本文中的射频前端电路集成在一个0.13um CMOS工艺下实现的带有片上频率综合器的接收机中。测试结果显示,在这个高线性度射频前端的帮助下,对于所有的模式和频带,接收机可以获得-6dBm的IIP3和至少 60dBm的IIP2。 相似文献
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坝营石英脉型金矿床位于河北丰宁凤山一带,张家口-丰宁-承德EW向金矿成矿带东段。矿床由13个金矿体构成,矿体呈脉状、长透镜状和豆荚状,其形态与产状严格受断裂破碎带和含金石英脉控制。矿床围岩蚀变强烈,主要为硅化、绢云母化、黄铁矿化、绿泥石化和碳酸盐化。金矿化主要发育在石英-多金属硫化物阶段。该矿床具有明显的断裂构造、含金石英脉、蚀变矿化、线状磁异常及线状激电异常等地质与地球物理找矿标志。通过分析坝营石英脉型金矿床地质特征及地质与地球物理找矿标志,指出该区具有寻找中型石英脉型金矿床的找矿潜力。 相似文献
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A single-chip low-power transceiver IC operating in the 2.4 GHz ISM band is presented. Designed in 0.18μm CMOS, the transceiver system employs direct-conversion architecture for both the receiver and transmitter to realize a fully integrated wireless LAN product. A sigma-delta (∑△) fractional-N frequency synthesizer provides on-chip quadrature local oscillator frequency. Measurement results show that the receiver achieves a maximum gain of 81 dB and a noise figure of 8.2 dB, the transmitter has maximum output power of -3.4 dBm and RMS EVM of 6.8%. Power dissipation of the transceiver is 74 mW in the receiving mode and 81 mW in the transmitting mode under a supply voltage of 1.8 V, including 30 mW consumed by the frequency synthesizer. The total chip area with pads is 2.7 × 4.2 mm^2. 相似文献
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A fully integrated phase-locked loop(PLL) is presented for a single quadrature output frequency of 3.96 GHz.The proposed PLL can be applied to mode-1 MB-OFDM UWB hopping carrier generation.An adaptive frequency calibration loop is incorporated into the PLL.The capacitance area in the loop filter is largely reduced through a capacitor multiplier.Implemented in a CMOS process, this PLL draws 13.0 mA current from a single 1.2 V supply while occupying 0.55 mm2 die area.Measurement results show that the PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and-113 dBc/Hz at 1 MHz offset.The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps.The reference spur level is less than-68 dBc. 相似文献
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