一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）和2抽头判决反馈均衡器（Decision Feedback Equalizer,DFE）的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方（Least Mean Square,LMS）算法电路控制DFE系数的自适应.电路采用IBM 0.13μm BiCMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm²,在3.3V的电源电压下,功耗为624mW.     

高速Berlekamp-Massey算法结构及电路实现

介绍了两种用于二进制BCH解码器的高速Berlekamp—Massey算法实现方案。在加入寄存器以减少关键路径的延时从而提高电路速度的基础上，一种方法是采用有限域乘法器复用的方法降低电路的复杂度；另一种方法则通过对有限域乘法器进行流水线设计，进一步提高电路的工作速度，实现超高速应用。设计中充分利用了二进制BCH码中Berlekamp—Massey算法迭代计算时修正值间隔为零的性质，用超前计算的方法减少了运算周期的增加。提出的方案可用于设计高速光通信系统的信号编解码芯片。     

北萨斯喀彻温的地质和铀矿床

概述本文的目的是提供一些有关北萨斯喀彻温阿萨巴斯卡盆地的地质和矿床背景资料。论述问题包括:①矿床位置和见矿年代顺序;②北萨斯喀彻温的地质概况;③不整合型矿床的成因和研究的成因模式;④阿萨巴斯卡盆地矿床的地质背景、勘探历史、矿化、控矿因素、规模和开拓计划。重点是拉比特湖、科林斯湾和凯湖矿床。     

动员起来,为加速电工产品采用国际标准的工作而奋斗

自从一九七九年六月,原国家标准总局和原一机部联合发出通知要求电工产品积极采用IEC 标准以来,三年已经过去了。在这段时期中,各专业的同志们做了大量工作,通过工作实践,对采用国际标准的重要性和意义,在认识上深化了,对采用的工作方法上也比较有条理了。归纳整理这些观点,经验和工作方法将为加速电工行业采用国际标准的工作创造有利的条件。     

片上网络的低功耗编码方法研究

从编码的角度出发,对降低片上网络的互连线功耗的方法进行了分析和研究.通过在片上微网络中采用纠错编码降低互连线电压摆幅的方法,在保证可靠性的同时,降低了功耗,实现了可靠性与功耗的合理折中.采用避免串扰码有效地减少线间耦合,从而达到降低线间耦合功耗的效果.并对纠错码与避免串扰码相结合降低互连线功耗的方法进行了分析.采用0.13μm CMOS工艺对各种编码方案进行了功耗仿真,结果显示:几种方案中联合编码方案节省功耗的效果最为明显.     

表面处理的发展概况—离子渗镀金属技术

工业技术的发展，使制；医工业产品所需的材料品种日益繁多，多种特：殊合金材料由于要适应高强度、高硬度和耐磨、耐高温；、耐酸碱腐蚀等不同要求而被开发出来。但是这些合金材料的价格往往比普通钢材高得多因此长期以来人们做出种种努力试图减少产品对高性能合金材料的用量。对普通金属材料的表面实施电镀覆盖、橡塑覆盖、浸涂、刷涂和喷涂保护以及阴极保护等表面处理技术可以提高材料适应复杂工作环境的能力和使用寿命，从而减少合金材料的用量。上述各种表面处理技术并不涉及改变金属本体的性质，它们在各自的领域中还在不断改进和发展…     

ITER水平诊断窗口插件结构分析及优化

ITER水平诊断窗口插件是用于安装可观察和测量等离子体相关参数的诊断设备和仪器的核心部件.窗口插件体积(2×2×3 m)和重量(大于43 t)均较大且处于悬臂安装状态,在装置运行期间窗口插件将受到较大的电磁力和电磁力矩,结构的强度将受到影响,同时作用在窗口上的载荷将对窗口插件内部集成的光学系统稳定性产生影响,容易造成光...     

基于HERMES NoC的片上网络容错方法研究

为解决片上网络的可靠性问题,以HERMES NoC(Network-on-Chip)为基础,首先设计了具有容错功能的HERMES交换器;同时提出了基于HERMES的端到端、交换到交换的前向纠错(FEC)和检错重发(ARQ)的容错机制。最后对采用Ham-ming、DAP、BSC三种码的容错机制进行了仿真综合,比较了六种容错机制的面积、延迟和功耗开销。结果显示面积节省型比低延迟交换到交换和端到端更节省开销,DAP码面积和功耗开销最小,但重传却具有更好的容错性能。     

采用0.18 μm CMOS工艺的高速模拟自适应判决反馈均衡器

采用0.18 μm CMOS工艺设计实现适用于高速背板通信的2抽头模拟自适应判决反馈均衡器(DFE). 采用半速率结构提高电路工作速度, 降低功耗, 并设计由乘法器和积分器构成的模拟最小均方(LMS)自适应电路. 为了改善自适应算法的效果, 对模拟LMS电路进行优化设计, 使其既满足自适应算法的收敛性和稳定性要求, 又能获得较小的积分误差, 并且积分器能够输出稳定的偏置电压. 包括整个焊盘在内的芯片面积为0.378 mm². 测试结果表明：电路自适应开启时能够对4 GHz损耗为12 dB的信道进行有效补偿, 且垂直张开度和水平张开度分别达到275.5 mV和72 ps, 均衡效果明显优于自适应关闭状态. 当电源电压为1.8 V、工作速度为8 Gb/s时,电路的功耗为49.9 mW. 所设计的模拟自适应DFE电路更适用于25 G及以上的高速通信链路系统.     

光纤通信用高速级联码编解码器的设计

研究了满足ITU G.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器.采用流水线和并行技术相结合的方法提高了速度.通过解关键方程模块的共享,节省了硬件资源,实现了速度与面积的良好折中.该编解码器已在Xilinx Vertex5 FPGA上实现,...