市、区(县)、乡(镇)光纤联网型有线电视系统设计方案

本文着重阐述了市级有线电视台与所属区(县)、乡(镇)有线电视联网光纤网络的设计、指标计算及多(镇)至村电缆网的设计。     

变容二极管C-V特性的控制技术

本文针对变容二极管生产难点：C－V曲线的控制,在理论上分析了PN结纵横向结构对PN结C－V特性、串联电阻、反向电流的影响,得出了适当减小芯片面积,调高杂质浓度可以不增大串联电阻而减小反向电流、改善C－V特性的结论,并应用于生产。     

混合光纤/同轴接入网全数字实现方案

混合光纤／同轴（ＨＦＣ）接入网是在近期会有很大发展的一种接入方案,而正交调幅（ＱＡＭ）是接入网的一项关键技术。传统ＱＡＭ中的载波与时钟恢复均采用模拟电路。文章提出一种新颖的载波与时钟恢复的全数字解决方案,并将其集成为一片ＡＳＩＣ。经过电路仿真测试,此ＡＳＩＣ能够做到无抖动载波与时钟恢复,对提高系统稳定性及其集成度具有很大的实用价值。     

无线网络中智能超表面部署研究

智能超表面(Reconfigurable Intelligent Surface,RIS)作为面向未来的改变传播环境的技术,在无线通信系统中起着重要的作用,可通过改变无线信道环境,来改变信号的传播特性,从而能够按需提供无线网络的覆盖和容量.相比传统无线通信的被动适应无线信道,转化为未来无线通信的自适应可重构无线信道.在...     

基于图神经网络的网络性能智能预测

传统网络性能预测技术存在网络状态获取不够全面及网络性能评估准确性欠佳等问题，利用图神经网络学习推理网络关系数据的特点，结合捕获的网络全局信息，提出了一种基于图神经网络的网络性能智能预测方法。通过网络系统抽象及网络性能建模，将复杂的网络信息转化为形式化的图数据进行描述，利用图空域卷积处理图网络节点的消息传递过程，实现网络信息之间的关系推理，研究了实现网络性能预测的图神经网络模型，提出了一种能处理流量矩阵、网络拓扑、路由策略、节点配置的图神经网络体系结构，最后通过实验论证了模型能更好地实现包括时延、抖动和丢包率的网络性能的准确预测。     

基于光纤干涉仪的相位调制器半波电压的测量

基于相位调制干涉仪解调微波光链路的数学模型 ,提出了通过链路的S21增益峰值计算得到相位调制器半波电压的方案。 实验表明,此方法测得的相位调制器半波电压和厂家提供的数据相符合。把测得的相位调制 器半波电压应用在实际的光链路系统,增益仿真曲线和实验结果也相吻合 。在实验中,实现调制信号相位-幅度转换的光纤干涉仪由2个保偏 耦合器加特定跳线构成。实验结果表明,本文方案是一种结构简单、操作容易且具较高实 用价值的相位调制器半波电压测量方法。     

基于PLC控制的自动化生产线的产能自调节系统研究

自动生产线上输送带的速度与生产计划以及系统废品率之间无法互相调节,导致了生产效率低、废品率高等现象.为了提高自动分拣生产线的产能,本文设计了产能自调节系统;叙述了构建系统的研究思路;搭建了系统的模型;分析了系统控制方案的工作原理以及影响产能的主要因素;确定了系统的主要技术指标;构建了特定的控制算法模型;运用PLC、步进...     

飞秒激光刻写的10 kW级啁啾倾斜光纤布拉格光栅

啁啾倾斜光纤布拉格光栅（CTFBG）是高功率光纤激光系统中抑制受激拉曼散射（SRS）的关键器件。使用飞秒激光在50μm/400μm光纤上研制了可承受10 kW激光功率的CTFBG。CTFBG插入损耗为0.03 dB,制冷后的功率温升系数仅为2.4℃/kW,验证了飞秒激光刻写的CTFBG具有优异的功率承受能力。     

An ll-bit 22-MS/s 0.6 mW SAR ADC with parasitic capacitance compensation

Abstract： This paper presents an l 1-bit 22-MS/s 0.6-mW successive approximation register （SAR） analog-to- digital converter （ADC） using SMIC 65-nm low leakage （LL） CMOS technology with a 1.2 V supply voltage. To reduce the total capacitance and core area the split capacitor architecture is adopted. But in high resolution ADCs the parasitic capacitance in the LSB-side would decrease the linearity of the ADC and it is hard to calibrate. This paper proposes a parasitic capacitance compensation technique to cancel the effect with no calibration circuits. Moreover, dynamic circuits are used to minimize the switching power of the digital logic and also can reduce the latency time. The prototype chip realized an 11-bit SAR ADC fabricated in SMIC 65-nm CMOS technology with a core area of 300 × 200 μm2. It shows a sampling rate of 22 MS/s and low power dissipation of 0.6 mW at a 1.2 V supply voltage. At low input frequency the signal-to-noise-and-distortion ratio （SNDR） is 59.3 dB and the spurious-free dynamic range is 72.2 dB. The peak figure-of-merit is 36.4 fJ/conversion-step.