电流模式N阶CCCII(±)-C低通滤波器的系统设计

提出了一种基于多输出电流控制传送器(multiple outputs current controlled conveyor II,CCCII±)的多环反馈电流模式n阶低通滤波器的系统设计方法.用该方法可产生出多种不同结构的n阶低通滤波器.所有n阶滤波器均由 个CCCII±及n个接地电容组成.面向实际电路,完成了PSpice仿真,结果表明所提出的电路方案正确有效.     

12位80MHz采样率具有梯度误差补偿的CMOS电流舵D/A转换器实现

提出了一种12位80 MHz采样率具有梯度误差补偿的电流舵D/ A转换器实现电路.12位DAC采用分段式结构,其中高8位采用单位电流源温度计码DAC结构,低4位采用二进制加权电流源DAC结构,该电路中所给出的层次式对称开关序列可以较好地补偿梯度误差.该D/ A转换器采用台湾U MC 2层多晶硅、2层金属(2 P2 M) 5 V电源电压、0 .5μm CMOS工艺生产制造,其积分非线性误差小于±0 .9L SB,微分非线性误差小于±0 .6 L SB,芯片面积为1.2 7mm×0 .96 m m ,当采样率为5 0 MHz时,功耗为91.6 m W.     

EEPROM工艺及其IP Cores的嵌入式应用

在当今VLSI进入深亚微米技术的时代，受日益增长的对小型化、高可靠性以及高速度需求的驱使，ASIC厂家已经将注意力转到了集成IP Cores的SOC上。基于IP Cores的SOC技术解决方案已经成为了IC设计、工艺研发以及测试所探讨的核心课题之一。为顺应这种要求，首钢日电电子有限公司(以下简称SGNEC)也将其业务扩展到了这一领域。本文着重介绍了SGNEC面向SOC业务之一而研发的EEPROM工艺，在此基础上，还介绍了基于该EEPROM工艺所开发的可复用的IP Cores，并就相应IP Cores的多种嵌入式应用进行了简单的探讨。     

韩城矿区通信专网与公网的联网与协作

我国的国家电信网是由公网和专网组成的，专网是公众网的必要的有益的补充。随着通信技术的快速发展和竞争的加剧，专网建设应紧跟时代步伐，大力发展与公网的联网与协作，增强专网的运营实力。本以陕西韩城矿区通信专网为例来说明专网如何与公网进行联网与协作。     

知识产权：软件产业发展的利剑

虽然我国软件产业有了长足的发展，但与美、日等软件产业发达的国家相比，差距依然很大，甚至还在进一步扩大。造成这一现状的关键因素之一就是知识产权保护问题。因此，研究并加强知识产权保护已经成为我国软件产业发展的重中之重——     

C51嵌套汇编子程序在阻抗测试仪研制中的应用

C51嵌套汇编子程序，充分发挥了两种语言自的优势，介绍了C51调用汇编子程序的接品规则，并通过阻抗测试仪程序开发的例子予以详细说明。     

连续小波变换VLSI实现综述

小波变换是信号处理、图像压缩和模式识别等诸多领域中一个非常有效的数学分析工具。然而，实时小波变换计算量大，需要专用硬件来实现。连续小波变换的VLSI实现在处理速度、功耗及适用频率范围方面部具有较明显的优势，且实现方法灵活。本文对近年来有关该领域的研究情况作了综合评述，讨论了其中存在的问题，并指出了今后的若干发展方向，特别是瞬时缩展电路技术是实现低电压低功耗小波变换芯片的重要途经之一。     

基于多尺度重叠滑动池化的SSD果冻杂质检测方法

提出一种基于SSD的杂质检测方法,用于检测生产线中果冻内部的杂质,并标注出杂质的类型和位置。在预处理阶段,提出滑动图像块分割方法,将整张果冻图像分割成若干图像块,避免杂质占比过小,造成准确率低的现象。使用迁移学习的方法,将神经网络在ImageNet数据库上学习到的特征迁移到果冻数据库中,加快网络收敛速度,同时,在一定程度上避免了过拟合现象。提出多尺度重叠滑动池化(SOSP)方法,取代第五层池化以取得更加鲁棒的特征池化。最后,将一幅图下的所有分割块上的检测结果进行整合,得到整张图像的检测结果。实验结果表明,本文提出的方法有效可行,对多种缺陷平均准确率达到0.7271。相比其他方法,本文的算法更具鲁棒性,可应用到果冻生产线中。      

Galois环上的一类GMW序列及其线性复杂度

将有限域上GMW序列的概念推广到了一般的Galois环上.利用环上的置换,定义了一类新的一般Galois环上的GMW序列,并对其线性复杂度进行了估计.结果表明,这类GMW序列具有非常大的线性复杂度.     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。