PDSOI体源连接环形栅nMOS特性研究

提出了一种基于部分耗尽绝缘体上硅的体源连接环形栅nMOS器件,并讨论了相应的工艺技术和工作机理。采用体源连接环形栅器件结构,有效地抑制了浮体环形栅器件中存在的浮体效应和寄生双极晶体管效应,使器件性能得到很大的提高。消除了浮体环形栅器件的反常亚阈值斜率和Kink效应,DIBL从120.7mV/V降低到3.45mV/V,关态击穿电压从4.8V提高到12.1V。最后指出,体源连接环形栅器件非常适合于抗辐照加固等应用领域。     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管.详细研究了器件的背栅特性.背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响.相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启.还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

Power VDMOS中辐照引起的氧化物陷阱电荷和界面态电荷

为研究Power VDMOS中辐照引起的氧化物陷阱电荷和界面态电荷情况,用Co-60源对Pow-er MOSFET进行了总剂量的辐照实验,移位测试了器件的亚阈值曲线漂移情况,通过最大斜率线性外推法和亚阈值分离方法提取了开启电压、增益因子、迁移率、氧化物陷阱电荷和界面态电荷随辐照总剂量的漂移情况.研究结果表明:在1000krad(Si)辐照下器件开启电压漂移小于2V,迁移率退化小于20%,氧化物陷阱电荷和界面态电荷处于比较理想的状态,小于2×1011cm-2.     

PDSOI nMOSFETs关态击穿特性

分别采用不同的背栅沟道注入剂量制成了部分耗尽绝缘体上硅浮体和H型栅体接触n型沟道器件.对这些器件的关态击穿特性进行了研究.当背栅沟道注入剂量从1.0×1013增加到1.3×1013cm-2,浮体n型沟道器件关态击穿电压由5.2升高到6.7V,而H型栅体接触n型沟道器件关态击穿电压从11.9降低到9V.通过测量寄生双极晶体管静态增益和漏体pn结击穿电压,对部分耗尽绝缘体上硅浮体和H型栅体接触n型沟道器件的击穿特性进行了定性解释和分析.     

基于Blob分析的红枣表面缺陷在线检测技术

搭建一个基于机器视觉的红枣表面缺陷在线检测平台,实现红枣全表面信息的自动化在线实时测量。根据红枣及其表面缺陷的特征,提出在颜色空间模型中采用Blob分析算法进行红枣与背景的分离以及红枣表面缺陷的识别,给出不同缺陷特征种类的颜色空间模型和分割阈值,快速准确地实现破头果、霉变果、浆头果、虫蛀果等典型红枣表面缺陷的识别。试验结果表明,该方法检测结果稳健可靠,缺陷果识别的准确率可达到90%以上。     

部分耗尽SOI体接触nMOS器件的关态击穿特性

分别采用具有硅化物和不具有硅化物的SOI工艺制成了部分耗尽SOI体接触nMOS晶体管.在体接触浮空和接地的条件下测量了器件的关态击穿特性.通过使用二维工艺器件模拟,并测量漏体结的击穿特性,详细讨论和分析了所制成器件击穿特性的差异和击穿机制.在此基础上,提出了一个提高PD-SOI体接触nMOS击穿特性的方法.     

一种非相参雷达回波信号模拟器的设计

分析雷达回波特性,从非相参信号模拟开始,提出一种雷达回波模拟器的实现方法。该方法可以利用已知或计算机产生的目标信息运算获得回波信号数据,通过FPGA或DSP芯片控制DDS产生中频回波信号。这种方法具有极大的灵活性和通用性,只要改变计算机回波信号计算模型或参数,即可实现不同回波信号的模拟。     

创新与企业家精神不可分割

《创新与企业家精神》作者:(美)德鲁克著,蔡文燕译出版社:机械工业出版社出版时间:2009年9月德鲁克说,我们需要的是一个企业家社会。在这个社会中,创新和企业家精神是一种平常、稳定和持续的活动。正如管理已经成为当代所有机构的特     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

PECVD淀积介质层对MOSFET性能的影响

通过对nMOS器件随天线比增加的阈值电压漂移、跨导变化,MOS电容在TDDB测试后的QBD退化分析来评估在RIE（Reactive Ion Etching）金属前PECVD-TEOS预淀积保护介质层的保护作用,实验结果表明此介质层没有起到足够的保护作用,反而会由于更长的等离子体工艺时间产生更严重的损伤问题。传统的电荷在硅片表面积累理论不足以解释此现象,本文从高能电子隧穿作用来分析此性能退化的原因。