土钉加锚杆联合支护基坑的失稳分析及处理

根据具体工程实例,介绍了在基坑开挖时采用土钉加锚杆的联合支护方式后在施工过程中出现坍塌裂缝的现象,针对这一现象,分析了施工条件与环境,得出了事故发生的原因,并结合实际情况提出了处理措施.     

厦门市气源转换的技术分析

分析了气源转换时原有输配系统的管道、调压设备、计量设备、用气设备与天然气系统相适应的问题，提出了相应的措施。     

Design of the ECRH/ECCD Launcher System for HL-2A Tokamak

An ECRH/ECCD system with two 68GHz/500kW/1S gyrotrons will be built up in HL-2A tokamak. The location of the Gaussian beam waist is 580 mm away from the center of the plasmas and the beam radius is 37 mm at the center of the plasmas. Compared to the minor plasma radius （420 mm）, it is small enough for localized control. The launcher system covers a wide toroidal and poloidal steering range by the two steering plane mirrors. Therefore it is possible to explore the on- and off-axis heating over half of the plasma minor cross section and the co-current drive.     

手写体汉字识别问题综论

本文在讨论了人对汉字的认知心理试验研究结果之后,认为人类的汉字识别是经由整字属性及分层结构的多种途径复合而成的。这些途径中的大多数都可以在手写体汉字的机器识别中模仿运用。由此可把汉字的机器识别方法归纳为整模式法和子模式法两个大类,对它们的有利方面和困难方面进行了讨论;对影响其性能的因素进行了分析;对识别率以及它与识别字集大小和后处理等的关系提出了评估的问题。     

双机械臂协调：以运动学为基础的模型分析与动态补偿控制方法

本文建立了双机械臂协调系统的主从式控制的非结构模型，并针对两臂具有相同特性和不同特性这两种情形作了稳定性分析，提出特性校正的方法，本文还利用内模原理设计出动态补偿器来克服标定约束的不确定性对系统控制品质的影响，最后给出了实验结果。     

基于VTK三维地震数据体绘制系统框架

针对地震数据信息量大的特点,文中提出了一种针对三维地震数据体绘制系统的框架。解决的方法是将数据处理、用户交互、渲染绘制分离成三个模块,并且设计了层次结构来保持模块之间的独立性,便于各个模块的修改、更换和扩展,提高了可视化绘制系统快速开发的灵活性。基于三维可视化开发工具包VTK,设计并编程实现了一个地震数据体绘制系统界面。通过实验结果证明,此体绘制方案是可行的、有效的。     

A low power and small area all digital delay-locked loop based on ring oscillator architecture

A 133-500 MHz,5.2 mW @500 MHz,0.021 mm2 all digital delay-locked loop(ADDLL)is presented.The power and area reduction of the proposed ADDLL are achieved by implementing a high frequency ring oscillator(ROSC)to count the reference clocks such that the one-clock cycle delay chain and the phase detector in a conventional Master block are no longer needed.The proposed ADDLL has better immunity to PVT(process,voltage,and temperature)than most conventional DLLs,which do not update the control word signals after the locking process,since the control signals for slave delay line are updated in every 256 reference cycles.Fabricated in 0.13 um CMOS process,the measured RMS jitter is 10.83 ps at 500 MHz while the RMS jitter of the input signal is 9.97 ps.