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101.
本文综述了有关新型的GaAs/AlGaAs体系双色量子阱红外探测器的结构特性和光电特性的研究工作.双色探测器工作在3~5μm及8~12μm大气窗口波段范围,是光伏响应模式和光导响应模式相结合的偏压控制型两端器件.研究内容包括探测器的器件结构特性、红外光吸收特性、红外光电流响应、暗电流、噪声特性和探测率测试分析等等.首次从理论和实验两方面探讨有关量子阱束缚子能带到扩展态中不同虚能组之间的光跃迁问题及光电子输运问题. 相似文献
102.
基于功率放大器(PA)效率提高技术,设计了一套包络跟踪(ET)功率放大器系统,射频(RF)功率放大器的漏极采用三电位G类结构的包络跟踪放大器提供自适应电压偏置,包络放大器包含两个自主设计的横向双扩散晶体管(LDMOS)开关管,RF功率放大器采用自主研发的LDMOS功率放大管进行优化匹配设计.在连续波(CW)信号激励下,28 V恒定电压下测得功率放大器在2.11 GHz下饱和输出功率为40 dBm,饱和漏极效率为51%,输出功率回退8 dB时的漏极效率为22%,采用包络跟踪后提高至40%.在8 dB峰均比(PAR) WCDMA信号激励下,28 V恒定电压下测得功率放大器的平均效率为21%,采用包络跟踪后提高至35%.实验结果表明,采用自主设计的LDMOS开关管和LDMOS功率放大管应用到包络跟踪系统后,功率放大器的效率明显提高,验证了包络跟踪技术的优势和自主设计的LDMOS管芯的优越性. 相似文献
103.
基于义煤集团金鼎矿风井回风大巷高压富水及破碎底板等复杂地质条件,研究了复杂地质条件下钻孔施工技术,并在此基础上对高压富水巷道突水原因进行分析,采用高性能注浆材料对巷道底板进行注浆堵水,对巷道底板突水进行治理。结果表明:巷道底板距寒灰水仅为40 m,在前期钻孔施工影响下,寒灰水被导入底板浅部,在矿山压力和高承压水共同作用下,巷道出现破碎和底鼓导致巷道涌水量不断增加。复杂地质情况造成巷道钻孔施工困难,通过多种钻孔施工方法相结合的方案,成功施工了注浆钻孔。同时通过对巷道底板浅部离层区及寒灰含水层浅深部相结合的注浆加固方式,有效的降低了巷道涌水量,并对破碎巷道进行加固,有效的解决了巷道施工难题。 相似文献
104.
105.
我们用光电流谱方法在室温和低温下观察了短周期GaAs(35A)/Ga_(0.7)Al_(0.3)A_3(35A)超晶格的Wannier-Stark效应.在中等电场下,观测到了反映等能量间距的“Stark梯”的谱形.并且发观了激子态由于场致局域化导致的由准三维向准二维转变.我们详细地讨论了跃迁强度随电场的变化,与应用夏建白等提出的计算模型得出的结果十分符合,证明了光电流谱中的结构,即使在较低的 10~4V/cm的电场下是由于 Wannier局域化引起,而不可能是鞍点激子引起的. 相似文献
106.
GaAs/GaAlAs量子阱在电场作用下光电流谱的研究 总被引:1,自引:0,他引:1
我们用室温和低温下电场下的光电流谱研究了 GaAs/AlGaAs多量子阱p-i-n 二极管的量子限制斯塔克效应.侧面光照下测量的光电流谱明显地反映出轻重空穴激子峰的偏振效应.对光电流谱和光致发光激发光谱进行对比发现,外加电场不仅影响光吸收,也影响多量子阱中光生载流子的漂移过程.光电流谱的线形用 P~-/n~+结的耗尽模型进行了分析,并计入了入射光强度在光传播过程中由于产生吸收跃迁而发生的衰减.光电流谱峰与激发光谱峰的斯塔克位移提供了多量子阱中电场分布的信息,并证明了耗尽区模型的正确性. 相似文献
107.
文章对高速公路水泥混凝土路面平整度的影响因素进行了分析,详细地阐述了提高混凝土路面平整度的施工控制措施,以保证水泥混凝土路面平整、行车舒适、经久耐用,对水泥混凝士路而发展具有重要意义。 相似文献
108.
109.
We demonstrate a novel method for indium bump fabrication on a small CMOS circuit chip that is to be flip-chip bonded with a GaAs/AlGaAs multiple quantum well spatial light modulator.A chip holder with a via hole is used to coat the photoresist for indium bump lift-off.The 1000μm-wide photoresist edge bead around the circuit chip can be reduced to less than 500μm,which ensures the integrity of the indium bump array.64×64 indium arrays with 20μm-high,30μm-diameter bumps are successfully formed on a 5×6.5 mm~2 CMOS chip. 相似文献
110.