一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

不同运行状态下的城市桥梁标准疲劳车模型研究

以乌鲁木齐市某高架桥获取的3个月实地车辆拥堵荷载数据为基础,采用等效损伤原则计算了由原始车辆荷载谱等效得到的疲劳车加载到1.5～100m简支梁和30m+30m+30m连续梁桥产生的疲劳损伤占比,推导了适用于乌市一般运行状态下的标疲车。此外,选取了两种频发的怠速拥堵工况,按"总重不变,合并轴重"原则分别近似等效为3轴和4轴疲劳车,并计算了加载到1.2～50m简支梁上产生的疲劳损伤占比,推导了适用于乌市拥堵状态下的标疲车。最后,对比分析了一般运行状态和拥堵状态下以及国内外的标疲车对桥梁造成的疲劳损伤随桥梁跨径变化的差异和规律。     

面向九十年代的开放式CPU结构

本文分析了日本计算机界正在大力研制的面向九十年代的开放式TRONVLSI CPU结构的特点。     

人工挖孔扩底灌注桩施工应注意的问题

本文介绍了人工挖孔扩底灌注桩在施工中应注意的问题。     

三阶自偏置锁相环的数学建模与稳定性分析

在集成电路中,锁相环位于系统时钟树的最顶端,其稳定性和抖动特性直接决定了整个芯片的性能。高阶锁相环在减小抖动的同时,也给稳定性设计带来了更大的挑战,且系统参数选择将更为复杂。本文基于一款三阶自偏置锁相环进行分析,建立了系统级数学模型,量化的分析了该系统性能参数。根据此数学模型,建立了波特图,分析了该锁相环的系统稳定性,并对如何确定滤波器参数做了分析。基于此数学模型,设计了输出频率为400MHz-2GHz的高性能锁相环。