内嵌14位DAC的高速直接数字频率合成器的设计

利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB.     

高速SpaceWire路由器的设计研究

SpaceWire是由欧航局所提出的高速高可靠性的航空总线标准。首先论述了基于SpaceWire标准的航空总线路由器IP核的设计与实现。SpaceWire路由器由SpaceWire接口和SpaceWire路由开关组成,文中分别介绍了这两部份的设计,并对SpaceWire路由开关的设计提出了新的架构,最后的实验结果说明了所设计的8端路由器的速度达到了 200Mb／s。     

一种延迟可控的异步FIFO电路设计

基于传统异步FIFO延迟电路设计了 一种延迟可控的异步FIFO电路.该电路在实现数据跨时钟域传输的同时增加了延迟控制模块,通过调节读指针与写指针的差值实现整数延迟的控制,通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制.建立VCS验证平台,进行功能验证.结果表明,该FIFO电路实现了数据跨时钟域传输和延迟动态控制...     

基于JESD204B协议的并行加解扰电路

针对串行加解扰电路存在功耗大、数据处理速度慢、串行扰码需要较高时钟频率等问题,提出了一种基于JESD204B协议的新型并行加解扰电路,通过由矩阵推导出的算法实现32位数据并行加扰/解扰。使用Verilog HDL对电路进行RTL级设计,并通过Cadence公司的NCVerilog软件进行验证。结果表明,该电路能够正确实现加解扰功能,并且可以使用312.5 MHz的时钟处理10 Gb/s的数据。采用65 nm CMOS工艺制作样片,测试结果表明,该电路符合设计要求。该加解扰电路对于高速数据通信芯片的自主可控设计与实现具有重要的参考价值。     

基于无线传感网的多功能低功耗数据采集平台设计

针对有线数据传输方式成本高、布线不易等缺陷,采用以MC1322X为核心,设计实现了一套基于ZigBee技术的数据无线传输系统。系统由采集节点、路由节点、协调器节点和上位机监控软件组成。介绍了系统原理结构,详细阐述了系统的硬件设计、系统的软件流程图。测试结果表明,采集节点具备低功耗特性,系统能够进行实时可靠通信。     

基于三模冗余结构的自刷新寄存器设计

设计了一种带自刷新功能的寄存器,该寄存器采用两级数据锁存结构,在第二级锁存结构中设计了一个选择电路。该选择电路采用三选二机制,用于三模冗余结构中取代常用寄存器,选择数据来自三模冗余结构的三路输出。有两路值相同,输出结果为该值,用于修正寄存器的输出值。在0.13μm工艺条件下用此结构设计的寄存器,面积为32.4μm×8.4μm,动态功耗0.072μW·MHz-1,建立时间0.1 ns,保持时间0.08 ns。该结构用于三模冗余结构中,可有效防止单粒子翻转效应(Single Event Upset,SEU)的发生。测试结果表明采用该结构的寄存器组成的存储单元三模冗余加固结构,在时钟频率1 GHz时,单粒子翻转错误率小于10-5。     

基于抗辐照技术的DDS电路设计与实现

直接数字频率合成器(DDS)作为关键器件被广泛应用在航空航天领域中。芯片在广阔的宇宙空间中易受到高能辐射粒子的影响,其中单粒子翻转(SEU)效应是一种十分常见的辐射效应,将导致电路功能异常甚至失效,这就要求DDS芯片能有非常强的抗辐照性能。提出一种基于三模冗余结构并具有自纠错功能的寄存器,将其应用在DDS的电路设计中,并将芯片的数字电路部分插入三模冗余结构,利用冗余结构去除掉故障电路对整个DDS芯片功能的影响,使得DDS芯片的抗辐照能力得到有效提升。     

符合JESD204B协议的传输层电路设计

为了匹配实际应用中链路工作模式,在深入理解JESD204B协议理论的基础上,设计了一种通用的传输层电路,采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能,建立Verilog编译模拟器(VCS)验证平台进行功能验证.仿真结果表明:该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换,实现组帧与解帧功能...     

面向多传感器模块接入的低功耗无线传感器节点

设计了一种面向多传感器模块接入的低功耗无线传感器节点。该节点基于超低功耗Zigbee单片机MC13224V设计,由射频模块、配置电路和电源系统等组成。根据无线通信系统的特点设计了系统的软硬件,详细阐述了硬件设计、软件设计及性能测试方法。测试结果证明：在3V电源供电条件下,休眠时电流小于11μA,实现了低功耗设计的目的。     

0.35um标准单元版图库的设计技术研究及实现

单元库中最重要的是版图库.在0.35um标准单元的整个建库过程中,通过Cadence,Synopsys等设计工具的应用,重点解决在建版图库中,使改进了的建库技术能够更加科学、合理、实用,从而优化标准单元的高度和标准单元的宽度,并且优化布线;通过了设计规则检查、电学规则检查和版图与电路图对照的验证,达到芯片面积减小的目的.