薄栅介质陷阱密度的求解和相关参数的提取

采用恒定电流应力对薄栅氧化层MOS电容进行了TDDB评价实验,提出了精确测量和表征陷阱密度及累积失效率的方法.该方法根据电荷陷落的动态平衡方程,测量恒流应力下MOS电容的栅电压变化曲线和应力前后的高频C-V曲线变化求解陷阱密度.从实验中可以直接提取表征陷阱的动态参数.在此基础上,可以对器件的累积失效率进行精确的评估.     

黄河流域水资源费征收工作存在的问题与改革设想

征收水资源费在黄河流域还是新事物，目前国内外也没有现成的模式和经验可供借鉴，对如何制定具有调节功能的五收标准和建立调节机制，,刺激和促进计划用水、节约用水，客观上还有一个认识过程，黄河流域的青海、内蒙古、陕西、山西、甘肃五省（区）虽然依据《中华人民共和国水法》规定，先后制定和贫颁发了水资源费征收管理办法，并工征了水资源费，但受各省（区）客观条件所限，征收标准过低，利用经济杠杆调节水资源供求关系的力度不够，导致人们在用不过程中没有节约用水的内在经济动力，特别是进入90年代后，黄河水资源供需矛盾不但未得到缓解，而且一年比一年突出，通过分析目前黄河流域水资源下收工作存在的主要问题，提出了改革设想。     

针孔缺陷对集成电路功能成品率影响分析与仿真

对集成电路针孔缺陷引起功能成品率下降的模型进行了研究,给出了分析和仿真针孔功能成品率的两种计算方法——Monte-Carlo方法和关键面积提取方法,这对集成电路成品率设计和分析是非常重要的.     

针对新型HfO2栅介质改进的四元件电路模型

针对超薄HfO₂栅介质MOS电容,提出改进的四元件小信号等效电路模型,修正了双频C-V法,增加了串联寄生电阻和串联电感两个参数．结合双频测量结果计算出修正的C-V曲线,消除了高频时的频率色散现象,而且曲线更加接近理想C-V曲线．通过实验结果提取了寄生参数值并拟合出各元件值与MOS电容面积和反型层厚度的解析表达式．实验测量和理论计算表明该方法可提高通常C-V法的测量精度．     

Predictions for proton and heavy ions induced SEUs in 65 nm SRAMs

We report on irradiation induced single event upset (SEU) by high-energy protons and heavy ions. The experiments were performed at the Paul Scherer Institute, and heavy ions at the SEE irradiating Facility on the HI-13 Tandem Accelerator in China's Institute of Atomic Energy, Beijing and the Heavy Ion Research Facility in Lanzhou in the Institute of Modern Physics, Chinese Academy of Sciences. The results of proton and heavy ions induced (SEU) in 65 nm bulk silicon CMOS SRAMS are discussed and the prediction on several typical orbits are presented.     

非对称异质双栅应变硅MOSFETs 二维模型研究

基于对二维泊松方程的精确求解,本文对全耗尽型非对称异质双栅应变硅MOSFET的二维表面势,表面电场,阈值电压进行了研究。模型结果和二维数值模拟器的结果很吻合。此外并对该器件的物理作了深入的研究。该模型对设计全耗尽型非对称异质双栅应变硅MOSFET器件有着重要的指导作用.     

A two-dimensional analytical model of fully depleted asymmetrical dual material gate double-gate strained-Si MOSFETs

On the basis of the exact resultant solution of two dimensional Poisson’s equations,a new accurate two-dimensional analytical model comprising surface channel potentials,a surface channel electric field and a threshold voltage for fully depleted asymmetrical dual material gate double-gate strained-Si MOSFETs is successfully developed. The model shows its validity by good agreement with the simulated results from a two-dimensional numerical simulator.Besides offering a physical insight into device physics,the model provides basic design guidance for fully depleted asymmetrical dual material gate double-gate strained-Si MOSFETs.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

考虑量子效应的超薄体双栅肖特基源漏MOSFET电流解析模型

推导了超薄体双栅肖特基势垒MOSFET器件的漏电流模型,模型中考虑了势垒高度变化和载流子束缚效应.利用三角势垒近似求解薛定谔方程,得到的载流子密度和空间电荷密度一起用来得到量子束缚效应.由于量子束缚效应的存在,第一个子带高于导带底,这等效于禁带变宽.因此源漏端的势垒高度提高,载流子密度降低,漏电流降低.以前的模型仅考虑由于镜像力导致的肖特基势垒降低,因而不能准确表示漏电流.包含量子束缚效应的漏电流模型克服了这些缺陷.结果表明,较小的非负肖特基势垒,甚至零势垒高度,也存在隧穿电流.二维器件模拟器Silvaco得到的结果和模型结果吻合得很好.     

一种基于编码的低硬件开销的测试数据压缩方法

提出了一种新的测试数据压缩/解压缩的算法,称为混合游程编码,它充分考虑了测试数据的压缩率、相应硬件解码电路的开销以及总的测试时间.该算法是基于变长-变长的编码方式,即把不同游程长度的字串映射成不同长度的代码字,可以得到一个很好的压缩率.同时为了进一步提高压缩率,还提出了一种不确定位填充方法和测试向量的排序算法,在编码压缩前对测试数据进行相应的预处理.另外,混合游程编码的研究过程中充分考虑到了硬件解码电路的设计,可以使硬件开销尽可能小,并减少总的测试时间.最后,ISCAS 89 benchmark电路的实验结果证明了所提算法的有效性.