32位双发射双流水线结构RISC微处理器设计

"龙腾R2"是西北工业大学自主研制的32位嵌入式RISC微处理器,与IBM公司的Power-PC750处理器pin-to-pin兼容。综合考虑面积、功耗、实时响应以及性能要求等因素,文章提出了一种应用于嵌入式处理器微架构设计的双发射双流水线结构。该结构的核心思想是在指令流水线前端处理阶段动态检测相邻指令的先后依赖关系,预先完成双发射判断。文中首先介绍了"龙腾R2"的微体系架构,然后重点讨论了基于双发射双流水结构的指令调度策略、相邻指令耦合关系、双发射下的相关处理以及精确异常考虑等。采用M ibench基准程序完成了性能评测,综合分析结果显示,该结构对算术计算类程序流加速明显,并且电路结构清晰,易于设计验证,同时发现优化存储系统结构是提升该处理器性能的关键。文章最后对"龙腾R2"的可测试性设计以及硅物理设计等关键技术进行了论述。"龙腾R2"已流片成功,整个处理器采用SMIC 180nm CMOS工艺,芯片面积5.9 mm×6.7 mm,核心频率266 MHz,CBGA360封装。     

网络处理器自适应负载均衡调度机制*

对TLDP结构网络处理器的线程调度问题展开讨论,设计并用硬连线实现了TLPD结构的微引擎间自适应负载均衡线程调度机制。它根据TLDP结构内部各个微引擎的实时负载状态和历史信息自动调整活动微引擎的数量,然后在被选择的活动微引擎集合上实现微引擎间的动态负载均衡,最大程度地提高了TLDP结构网络处理器的分组吞吐率。通过对TLDP结构的RTL级模型仿真说明,该机制能有效地实现微引擎间的实时负载均衡。     

通用串行接口IP核的功能验证

通用串行接口由于传输稳定,抗干扰性强等优点,被广泛应用于各种系统中,但其功能验证却是一项复杂而重要的工作。基于e语言,并针对IP核验证的可重用要求,主要介绍了通用串行接口IP核的功能验证方法及流程,提出了基于参考模型和功能覆盖率的验证方法,并在参考模型的基础之上,实现了能对仿真结果自我检测的自动化验证平台。     

32位CISC微处理器流水线的设计

介绍一款全正向自主设计的32位CISC结构微处理器龙腾C2中的流水线设计．该处理器与Intel486DX4指令集兼容。针对CISC结构微处理器流水线设计的难点,采用了微指令流水执行等技术．设计了龙腾C2的7级流水线结构。分析了影响流水线正常执行的各种因素,设计了流水线相关处理机制和精确中断实现机制．实现了一个具有较高性能的CISC微处理器的流水线。仿真和综合的结果表明。该流水线的设计满足龙腾C2微处理器的功能和性能要求。     

一种嵌入式FPU的设计与实现

本文介绍了自主设计实现的浮点部件ＮＲＳ ＦＰＵ（Ｎｏｒｔｈｗｅｓｔｅｒｎ Ｐｏｌｙｔｅｃｈｎｉｃａｌ Ｕｎｉｖｅｒｓｉｔｙ ＲＩＳＣ Ｓｙｓｔｅｍ‘ｓ Ｆｌｏａｔｉｏｎｇ Ｐｏｉｎｔ Ｕｎｉｔ）。为了优化设计规模和速度,在体系结构设计中采用了有效策略,并给出了ＮＲＳ ＦＰＵ中复杂运算指令流程的设计,通过布局后的结果扯出,该设计规模小,速度高,非常适合嵌入式应用。     

一种语音端点检测电路的设计

在基于短时能量和短时过零率的双门限语音端点检测算法基础上,改进其有效语音的判断条件,采用MATLAB工具分析了改进算法的有效性。提出了基于改进算法的语音端点检测电路的设计,该设计减少了实现语音端点检测电路对硬件资源的需求。ModelSim仿真验证表明,改进后的算法有较好的实时性,在采集完一帧语音数据后第4拍给出语音有效信号。最后给出该语音检测电路的FPGA验证平台。     

EPP并行通信接口同步设计

针对异步器件在工程实践中难以控制时序,并且EDA工具所给予的支持也不如同步器件等特点,提出了一种以状态机为控制核心的同步化EPP并行通信接口的设计思路,使EPP协议的操作时序更加清晰、易于控制,电路更加稳定、可靠。此设计思路也可以推广到PS/2和ECP等并行接口的同步化设计。     

Round robin调度算法在FPGA中的实现

Round robin调度算法是一个在许多方面有着广泛应用的经典调度算法。该文在考虑了FPGA的结构特点和实际系统需求后,利用桶式移位器和分段式优先级编码器,在FPGA中实现了Round robin调度算法,并对实现方法的面积和性能进行了讨论。系统测试结果表明该算法实现是高效的,满足了系统的需求,在实际系统中运行状况良好。     

基于状态机的SDRAM控制器的设计与实现

现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来越广泛的应用。因此以简化主机对SDRAM访问为主要任务的SDRAM控制器的设计就变得更加重要。论文提出了一种基于状态机的SDRAM控制器的设计思路与实现,并通过了FPGA验证,完全达到系统的功能和速度要求。     

基于混合踪迹的智能处理器模型和评估分析

近年来,紧耦合智能处理器在资源受限的边缘侧智能处理器应用中受到了广泛关注.但是针对主协处理器在流水线耦合关系做早期设计空间探索时,存在硬件资源关系共享性,数据通路结构复杂多样化以及片上主协计算特征异构性的特点,使得针对智能处理器的仿真评估建模面临着挑战.本文针对紧耦合智能处理器的结构特点,将硬件结构抽象成为软件仿真模型框架,通过对主协处理器基本硬件资源分析,分解指令控制的不同数据通路,设计智能处理器仿真模型.将主处理器与智能协处理器分别采用踪迹仿真和模型解析的方法,引入混合踪迹记录时间戳以统计部件访问信息,结合基于解析的性能评估算法,实现对智能处理器的性能评估.实验结果表明,基于混合踪迹的智能处理器模型和评估分析可以有效的解出智能计算的实际执行结果,并评估得到硬件的性能,包括延时,能耗和功耗等重要参数.