H.264片上高速可变长解码器设计

可变字长编解码是H.264标准中的一项重要技术,本文设计了一种基于H.264标准的高速可变字长解码器.设计上采用自顶向下的设计方法,首先进行系统结构设计,根据码流特点进行硬件结构划分,尽可能多地进行并行解码,采用桶形移位器.并用C语言设计了系统模型,由C模型为RTL的仿真提供测试向量,在设计的各个阶段都进行了仿真,以保证每个阶段设计的正确性.该模块已通过FPGA验证,并用0.18 μm 的SMIC工艺库进行DC综合,电路规模约1.4万门左右,最高频率可以达到200 MHz,可对H.264高清码流进行实时解码.     

基于FPGA的视频信号发生卡的设计与实现

详细介绍了一种基于FPGA的视频信号发生卡的设计方案与实现,为了对待测设备中的视频通道切换开关进行检测,首先在个人计算机上将BMP格式的图像转换成YUV格式数据,然后在FPGA芯片的控制下将数据通过USB接口传送到视频信号发生卡的存储器中;FPGA芯片通过I2C总线对数字视频编码芯片SAA7121H进行初始化,并根据不同的通道选择命令将存储器中不同图像的数据送到视频编码苾片进行转换,然后在指定的视频通道输出,这样,视频开关选择不同的通道时就能看到不同的图像;采用该方案后,根据不同的通道选择指令,在被测试设备上看到了不同的视频图像,很好地完成了设计任务.     

基于LSSD的Cache电路的扫描测试设计

在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的.在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISC CPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率.     

i960微处理器性能模型设计

本文讨论了系统性能模型在体系结构设计中的作用,研究了高性能微处理器的性能仿真模型设计技术。系统是基于i960KA指令集,以超标量流水线技术为基础,取代i960KA的原有的5级流水线,采有高层次硬件描述语言实现。     

一种行为级可测试性综合方法

伴随着高层次综合技术的普及和深入,高层次可测试性综合技术引起了广泛的关注。在简单介绍当前可测试性综合技术的现状后,提出了采用“VHDL进,VHDL出”的方式进行行为级可测试性综合的流程,并提出了一个新的行为级可测试性分析算法,然后讨论了测试点的选择、可测试结构的规范化描述和自动插入的技术与方法。     

基于商用工艺的抗辐射触发器单元设计

修改芯片中的电路拓扑结构以及版图结构实现抗辐射性能,并最终通过商用半导体工艺制造线生产抗辐射芯片是目前抗辐射设计的一个重要思路。论文结合双互锁单元技术(DICE)、空间冗余技术(TMR)、时间滤波技术(TS)和RC滤波技术4种加固技术,完成抗辐射D触发器单元设计。最后通过理论分析和模拟仿真验证其抗辐射性能。     

基于FPGA的以太网MAC控制器的实现

以太网IEEE802.3协议根据LAN的特点,把数据链路层分成LLC(逻辑链路控制)和MAC(介质访问控制)两个子层.MAC层协议作为数据帧收发的基础,是以太网技术的核心,主要负责上层数据和物理层的数据流量控制和数据流的检测、校验工作.介绍了基于FPGA的10MHz/100MHz以太网MAC控制器的设计,整个设计用Verilog语言实现.自主设计开发验证板,使用Altera厂商的FPGA(EP1C20F400C8)并验证.     

基于预缓冲机制的低功耗指令Cache

为降低微处理器中片上Cache的能耗,设计一种基于预缓冲机制的指令Cache。通过预缓冲控制部件的预测,使处理器需要的指令尽可能在缓冲区命中,从而避免访问指令Cache所造成的功耗。对7个测试程序的仿真结果表明,预缓冲机制能节省23.23%的处理器功耗,程序执行性能平均提升7.53%。     

一种宽范围全桥移相ZVS电源

在全桥移相拓扑的基础上引入辅助支路,设计出零电压ZVS变换器,通过输入直流调压实现变换器50~500V宽范围可调输出。详细分析了系统工作原理及软开关和直流调压方案,设计了系统主要参数,最后给出移相及驱动脉冲波形。     

基于忆阻器的PIM结构实现深度卷积神经网络近似计算

忆阻器(memristor)能够将存储和计算的特性融合,可用于构建存储计算一体化的PIM(processing-in-memory)结构.但是,由于计算阵列以及结构映射方法的限制,基于忆阻器阵列的深度神经网络计算需要频繁的AD/DA转换以及大量的中间存储,导致了显著的能量和面积开销.提出了一种新型的基于忆阻器的深度卷积神经网络近似计算PIM结构,利用模拟忆阻器大大增加数据密度,并将卷积过程分解到不同形式的忆阻器阵列中分别计算,增加了数据并行性,减少了数据转换次数并消除了中间存储,从而实现了加速和节能.针对该结构中可能存在的精度损失,给出了相应的优化策略.对不同规模和深度的神经网络计算进行仿真实验评估,结果表明,在相同计算精度下,该结构可以最多降低90%以上的能耗,同时计算性能提升约90%.