Ku波段0.18μm CMOS压控振荡器电路设计

在TSMC 0.18μm RF CMOS工艺下设计了一个Ku波段电感电容压控振荡器,该电路采用NMOS交叉耦合型,结合滤波技术降低相位噪声,并利用开关电容阵列为其扩频,使电路获得卓越的性能。后仿真结果表明,该电路实现了10 GHz~14 GHz的宽调频,在整个频带内其相位噪声低于-112 dBc/Hz在1 MHz的偏移处;在1.8 V的电压下,核心电路工作电流为5 mA。     

可编程Viterbi译码器设计与实现

卷积编码作为一种优秀的信道编码方式,已被广泛应用在卫星通信和无线通信系统中。在它所对应的译码方式中,Viterbi译码性能较优。Viterbi译码是一种最大似然译码算法,不仅译码速度快,而且其硬件实现简单。提出了一种专用指令集处理器架构,能够支持多种约束长度的Viterbi译码,为通信系统在信道编解码方面做出了有益的尝试。设计了专用的处理器架构,并对(2,1,7)格式的编码进行了ASIC实现,对两种设计的性能进行了对比,可编程Viterbi译码器的最大工作频率为123 MHz。     

高性能TCAM路由查找表研究与设计

TCAM是高性能路由器中查找性能强大的硬件查找结构,但是其价格昂贵且功耗大。为了解决这个问题,本文提出了一种实现方案,从而优化了TCAM电路结构且提高了性能。用Verilog HDL语言进行描述,采用Altera公司的FPGA开发权,基于CycloneⅢ单元库进行FPGA验证,此方案其时钟频率为100MHz,功耗降低50%。     

图形处理器中浮点除法器的设计与实现

为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足,给出一种高速低功耗的浮点除法器设计方案。采用SRT算法,修改高阶除法器的复杂结构,结合On-the-fly转换法、SD表示法和常数比较法,降低时间延迟,以VerilogHDL语言对单精度除法器进行实现。在基于FPGA构建的验证平台对除法器进行测试,测试结果表明该浮点除法器的性能满足了项目的要求,精度可达百万分之一。     

卷积神经网络混合截断量化

量化是压缩卷积神经网络、加速卷积神经网络推理的主要方法.现有的量化方法大多将所有层量化至相同的位宽,混合精度量化则可以在相同的压缩比下获得更高的准确率,但寻找混合精度量化策略是很困难的.为解决这种问题,提出了一种基于强化学习的卷积神经网络混合截断量化方法,使用强化学习的方法搜索混合精度量化策略,并根据搜索得到的量化策略混合截断权重数据后再进行量化,进一步提高了量化后网络的准确率.在ImageNet数据集上测试了ResNet18/50以及MobileNet-V2使用此方法量化前后的Top-1准确率,在COCO数据集上测试了YOLOV3网络量化前后的mAP.与HAQ, ZeroQ相比, MobileNet-V2网络量化至4位的Top-1准确率分别提高了2.7%和0.3%;与分层量化相比, YOLOV3网络量化至6位的mAP提高了2.6%.     

GIDL current degradation in LDD nMOSFET under hot hole stress

The degradation of gate-induced drain leakage（GIDL） current in LDD nMOSFET under hot holes stress is studied in depth based on its parameter I_DIFF.I_DIFF is the difference of GIDL currents measured under two conditions of drain voltage V_D=1.4 V and gate voltage V_G=-1.4 V while V_DG is fixed.After the stress GIDL currents decay due to holes trapping in the oxide around the gate-to-drain overlap region.These trapped holes diminishΔE_X which is the deference of the lateral electrical field of these two symmetrical measurement conditions in the overlap region so as to make I_DIFF lessening.I_DIFF extracted from GIDL currents decreases with increasing stress time t.The degradation shifts of I_DIFF,MAX(ΔI_DIFF,MAX) follows a power law against t:ΔI_DIFF,MAX∝t^m, m= 0.3.Hot electron stress is performed to validate the related mechanism.     

深度包检测中的模式匹配算法研究

计算机网络技术飞速发展给人们生活带来便利的同时,也带来了严重的网络安全问题,由于各种网络攻击行为的不断出现,深度包检测逐渐成为网络安全的必然要求,作为影响深度包检测技术性能的模式匹配算法,成为研究的关键技术。对深度包检测中常见的一些模式匹配算法进行了分析和总结,并提出了进一步的研究方向。     

自适应比特泄漏电路设计的研究

用自适应比特泄漏扩散由指针调整引起抖动是衰减通信抖动的一种重要的手段，结合SDH中TU-12指针调整的特点，重点讨论一种自适应比特泄漏电路设计以及比特泄漏率的软件计算方法，并给出了SDH结合抖动中四种测试码的理论计算结果和芯片实测结果．     

基于卷积神经网络的工件识别算法

针对传统工件识别算法特征提取困难、通用性差、工件的平移、旋转和光照变化对识别效果影响较大、识别准确率不高等问题,提出了一种基于卷积神经网络的工件识别算法。卷积神经网络由4层网络构成,包括2层卷积层和2层全连接层。实验任意选取了10种工件进行识别。在神经网络训练阶段对这10种工件共采集1万张图片,其中9000张图片作为训练集,剩下1000张图片作为验证集。训练时采用在卷积层加入批归一化层和在全连接层使用随机失活的方法,使网络能够得到更好的训练效果。当迭代次数达到10万次时基本得到理想的训练效果。测试时通过摄像机采集图像,对采集到的图像进行预处理,然后将预处理后的图像送入网络进行识别。在光源稳定室内环境下进行实验,实验结果表明基于卷积神经网络的工件识别平均所需时间为0.169s,平均识别准确率为98.3%,准确率高于传统基于特征提取和模板匹配的工件识别。     

一种新的分级扭Torus结构RTTM

针对互连网络中长方形Torus链路利用率低和负载不匀衡问题,提出了一种新的分级互连网络结构RTTM.该拓扑结构分为N级,第1级由2m×2m个节点的 Mesh拓扑结构构成,第2级到第N级由a×2a个节点的长方形扭Torus拓扑结构以递归方式连接而成.RTTM结构具有网络直径短、平均距离小以及良好的扩展性等特点.通过OPNET建模与仿真,结果表明RTTM拓扑结构链路利用率高,端到端延迟小,吞吐量大.