IEEE 802.11协议中GFSK调制解调的算法与实现

介绍了在IEEE802．11协议的跳频传输系统中，GFSK调制解调的实现原理。讨论了选择直接相位检测来实现解调的原因，并给出了一套低成本的实现方案。     

一个2.4 GHz CMOS LC压控振荡器的设计

采用单层多晶6层金属(1P6M)的0.18μm标准CMOS工艺,设计了一个2.4 GHz电感电容压控振荡器(LC tank VCO)。该压控振荡器的电路结构选用互补交叉耦合型。测试结果表明,在VCO的输入参考频率为1 MHz,工作电压1.8 V时,工作电流为5.5 mA,频率调谐范围2.1~2.8 GHz。     

视频处理中的重采样

针对数字视频领域信号重建的问题,分析了各种常见的算法,对算法的性能和复杂度进行了分析,根据硬件实现的要求,选取了一种较合适的算法,并给出了硬件实现的结果。     

一种全CMOS工艺吉比特以太网串并-并串转换电路

本文介绍了一种单片集成的吉比特以太网串并－并串转换电路。在芯片中，模拟锁相环产生1．25GHz高速时钟（当芯片用于光纤网络，时钟速率就为1．06GHz)，同时一个10到1多路选择器完成并行数据到串行的转换。在接收端，差分输入信号依次经过均衡电路、双端－单端转换电路转换成数字信号。同时，数据和时钟提取电路提取出时钟，并将数据重新同步。最后，串并转换电路完成串行－并行转换和字节同步。实验芯片采用0．35μmSPTM CMOS工艺，芯片面积为1．92mm^2，在最高输入输出数据波特率条件下的功耗为900mW。     

用于1.25GHz Serdes的低时钟抖动的环振的设计

设计了一种新的用于电压控制振荡器的延迟单元,并与源级耦合差分延时单元的时钟抖动进行了比较.提出了基于低时钟抖动的锁相环环路参数的优化技术.在0.35μm CMOS工艺下进行1.25GHz Serdes流片,测试表明数据率为1.25GHz的高速串联输出的随机抖动均方根为2.3ps(归一化为0.0015UI),随机抖动标准偏差为0.0035UI.在1111100000的数据输出时相位噪声为-120dBc/Hz@100kHz.     

100 Base-Tx以太网物理收发器的设计

介绍了与当今100 Ms/s以太网兼容的100Base-Tx物理收发器的设计.描述了信道特性和系统的结构,详细阐述了各模块,尤其是线驱动器和接收器,的设计.最后给出了整体仿真结果,并对如何进行数模混合仿真进行了讨论.     

802.11b标准MAC子层的低功耗设计

在考察802.11b标准MAC协议的基础上,提出了MAC芯片设计的构架,并在设计中加入低功耗考虑因素,其中特别就作为控制模块的状态机的低功耗设计方法进行了尝试。通过仿真和验证,可以看到,在充分考虑低功耗因素后,系统的整体功耗将会下降,最核心的控制模块经过改进,功耗下降了近一半。     

用于复杂数字系统测试的整体功能模型

运用《系统论》的思想，提出数字系统功能和复杂数字系统整体功能的概念，由此引伸出功能测试的新方法，这种方法可归结为通过复杂数字系统的分析，包括拓扑分析和逻辑分析，建立整体功能模型，据此找出验证测试所需的系统输入向量序列。这些工作可采用计算机辅助手段，特别是运用《算法图论》和逻辑综合工具而完成的。用所提出的方法可以在复杂数字系统各种不同抽象级的逻辑图中提取整体功能模型，因此具有广泛的适用性。     

一个950MHz CMOS低噪声放大器的设计

介绍了一个采用0.18μm 1.8V RF CMOS工艺,适合GSM接收器,中心频率为950MHz的低噪声放大器(LNA)的设计过程,并给出了spectreRF的模拟结果.在935～960MHz频带内,LNA功率增益大于16dB,阻抗匹配系数S11小于-18dB,噪声系数(NF)小于2.7dB,IIP3为-3.06dBm,ldB压缩点为-10.955dBm,功耗小于20mW.     

1.25Gbps串并并串转换接收器的低抖动设计

对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。