DMA控制器的优化与改进

提出了一种提高DMA控制器性能的有效方法,INTEL8237是一种高性能的可编程的DMA控制器,但在控制数据传输时所需周期太长,尤其在存储器之间传输时传送一个字节需要2μS,该文针对这一点对原有DMA控制器的结构和时序做了调整,使存储器之间的传输效率提高了一倍,IO到存储器的数据传输效率也有不同程度的提高。     

多核、多线程处理器的低功耗设计技术研究

随着微处理器设计技术和半导体制造工艺的进步，芯片的规模和复杂度急剧增大，超高的功耗密度对系统稳定性造成很大影响，功耗壁垒已经成为提升微处理器性能的最大障碍。本文介绍了低功耗设计的基本原理、研究内容、设计方法，分析了CMP和SMT体系结构的功耗需求和特性，讨论了不同的功耗优化策略在两种体系结构下的适用程度以及对性能造成的影响。针对多核、多线程体系结构，着重从系统级、结构级和电路级等不同抽象层次对典型的功耗优化技术做了讨论。最后，展望了未来微处理器低功耗设计技术的发展趋势。     

片上双系统总线设计及其应用

本文设计了基于AMBA总线结构的双系统总线结构，其最大特点是APB系统能够独立于高速数据传输的AHB系统。实现对AHB系统的控制和对APB低速外设的操作，大大提高了系统的性能和灵活性。文中详细介绍了此设计的实现。并给出了双系统总线结构在苏州国芯科技的C*SOC-A项目的应用实例。     

BIOS的设计与实现

文章详细阐述了BIOS的基本组成框架,提出了一个适合于检测工控机硬件的BIOS上电自检流程,并就设计中的几个关键性问题:正确性,兼容性和可移植性,以及压缩算法等进行了分析,最后整个BIOS在西北工业大学航空微电子中心自主研发的龙腾S1系统(PC104兼容)平台上进行了严格的验证.     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

一种基于Open Vera实现的L2 cache验证平台

随着设计复杂度的不断增加和设计规模的不断增大,传统的验证工具已难以适应当前功能验证的要求.Vera为验证增添了强大的语言能力.使用Vera建立验证平台,它独有的特性能够隐藏设计中的复杂性,从而使testbench的编写更见简洁.通过使用动态的激励驱动,实现了实际工作中的状态和全部极端的条件,从而发现设计中存在的瑕疵.使用Open Vera验证语言构建了"龙腾R2"L2cache验证平台,成功完成了"龙腾R2"的验证工作.     

单片集成TFT-LCD手机驱动芯片内置稳压器的设计

研究并设计了一种用于单片集成TFT-LCD手机驱动芯片的稳压器电路,该电路产生恒定的直流电压(1.8 V)给芯片内的逻辑控制电路和GRAM提供工作电源.在详细分析带隙基准电路和LDO电路的基础上,提出了一种负载调整率低、稳定性能好、温度系数小以及低功耗的稳压器电路解决方案.通过对采用0.18靘 CMOS中压工艺设计的电路进行Hspice仿真表明,负载调整率为1.1％,负载电流突变时的稳定时间小于5靤,温度系数6.5 ppm/℃,静态功耗小于0.04 mW,均满足设计要求.     

众核处理器Cache一致性研究综述

以瓦片结构众核处理器一致性协议的设计为主线,综述了国内外近年来关于众核处理器cache一致性的相关研究;介绍了不同NUCA结构对一致性协议的影响;分析和对比了几种传统目录一致性协议的特性及其存在的问题;归纳了最新几个面向众核结构一致性协议的设计思想和特性。最后为设计具备应用程序适应性和可扩展性的cache一致性协议指出了几个关键的设计方向。     

32位双发射双流水线结构RISC微处理器设计

"龙腾R2"是西北工业大学自主研制的32位嵌入式RISC微处理器,与IBM公司的Power-PC750处理器pin-to-pin兼容。综合考虑面积、功耗、实时响应以及性能要求等因素,文章提出了一种应用于嵌入式处理器微架构设计的双发射双流水线结构。该结构的核心思想是在指令流水线前端处理阶段动态检测相邻指令的先后依赖关系,预先完成双发射判断。文中首先介绍了"龙腾R2"的微体系架构,然后重点讨论了基于双发射双流水结构的指令调度策略、相邻指令耦合关系、双发射下的相关处理以及精确异常考虑等。采用M ibench基准程序完成了性能评测,综合分析结果显示,该结构对算术计算类程序流加速明显,并且电路结构清晰,易于设计验证,同时发现优化存储系统结构是提升该处理器性能的关键。文章最后对"龙腾R2"的可测试性设计以及硅物理设计等关键技术进行了论述。"龙腾R2"已流片成功,整个处理器采用SMIC 180nm CMOS工艺,芯片面积5.9 mm×6.7 mm,核心频率266 MHz,CBGA360封装。     

一种嵌入式FPU的设计与实现

本文介绍了自主设计实现的浮点部件ＮＲＳ ＦＰＵ（Ｎｏｒｔｈｗｅｓｔｅｒｎ Ｐｏｌｙｔｅｃｈｎｉｃａｌ Ｕｎｉｖｅｒｓｉｔｙ ＲＩＳＣ Ｓｙｓｔｅｍ‘ｓ Ｆｌｏａｔｉｏｎｇ Ｐｏｉｎｔ Ｕｎｉｔ）。为了优化设计规模和速度,在体系结构设计中采用了有效策略,并给出了ＮＲＳ ＦＰＵ中复杂运算指令流程的设计,通过布局后的结果扯出,该设计规模小,速度高,非常适合嵌入式应用。