城域网流量gamma分布的成因分析

通过分析西安宽带多媒体城域网主要流量源以及骨干链路流量的特征,提出了基于概率密度分布的城域网流量的总体描述,刻画了流量聚合过程的一般规律.采用统计学理论分析了城域网上典型流量聚合过程,揭示了城域网流量的概率密度分布之所以呈现为gamma分布的成因.作为城域网流量gamma分布特征的应用,对未来一段时期内城域网流量分布特征的演化进行了预测.     

“龙腾~RR2”微处理器流水线的设计及优化

32位RISC微处理器“龙腾~R R2”是西北工业大学航空微电子中心2005年设计的一款自主知识产权的嵌入式微处理器,采用PowerPC体系结构,六级流水线,具有独立的数据Cache和指令Cache。文章介绍“龙腾~R R2”处理器流水线的设计思想以及优化方案,重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等。     

网络处理器的线程级并行技术研究

线程级并行技术能有效的提高微处理器内核的资源利用率，是目前高性能微处理器研究的重点内容。文章分析了网络处理器的线程级并行技术中存在的几个关键问题，结合网络协议处理的特征提出了一种适合于网络协议处理的混合多线程结构。并将其成功应用于网络协议处理微引擎NRS05的设计中，最大程度的提高了网络处理器的分组吞吐率。     

基于混合自动机的随机噪声电路动态特性分析

在集成电路非线性随机噪声的分析中应用Petri网技术,需要对原有的Petri网从定义和变迁发射规则方面等进行统计特性与连续特性的拓展研究和补充.并且基于噪声的随机非线性特性分析目的需求,拓展了传统的Petri网,提出了混合随机Petri网(Hybrid Statistical Petri Net,HSPN)模型分析方法.通过分析非线性电路的混合自动机模型,增加Petri网随机参数变迁描述能力,针对电路噪声特点,确定适合HSPN的随机动态特性分析模型.通过实例电路说明验证HSPN的建模方法,并与SPICE仿真软件进行比较,验证了该方法的精度和可行性.     

基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

可重构计算技术及其发展趋势*

可重构计算技术结合了通用处理器和ASIC两者的优点,能够提供硬件功能的效率和软件的可编程性。对可重构计算技术的基本概念以及特征分类概要介绍的基础上,较为详细地介绍了目前的一些典型研究成果,并针对可重构计算的关键技术和发展趋势进行了探讨。     

嵌入式微处理器中断控制单元的设计

文章详细分析了嵌入式微处理器中的中断控制机制。对于可以设置是沿有效或电平有效的中断请求的接收提出了三种方案并比较了它们的优缺点。然后根据该处理器的要求给出了产生到微程序控制器的中断请求的算法,最后给出了键保护模式下中断响应中硬件处理流程。     

32位微处理器总线接口部件的设计

由于微处理器和存储器两者之间速度的差异性，存储系统已经成为提高微处理器性能的一个瓶颈。同时，系统总线的开销在整个访存延迟中占有相当大的比重。因而，设计一个高效的总线接口对于提高微处理器的性能是非常重要的。文中在32位微处理器ARS03总线接口部件的设计中，使用Load／Store缓冲模型和流水、乱序执行的地址、数据总线等方法来提高其效率，采用M／M／1／K排队论模型确定了缓存队列的长度。实际应用程序仿真结果表明，总线接口的设计是高效的，去掉使用的优化方法会使ARS03的执行时间平均增加21．6％。     

基于亚阈值漏电流的数据Cache低功耗控制策略研究

随着工艺尺寸及处理器频率的提高,Cache的功耗已经成为处理器功耗的重要来源,数据Cache的亚阈值漏电流功耗在总功耗中的比重也在上升;提出一种通过降低未被访问的Cache line的亚阈值漏电流功耗来降低整个数据Cache功耗的控制策略;该策略对所有Cache line周期性地提供低电压,从而降低了SRAM单元的亚阈值漏电流;当某一行被访问时,提供正常的电压,直到下一次被周期性地控制提供低电压;仿真结果显示,此策略以较少的硬件代价和访问延迟显著地降低了数据Cache的亚阈值漏电流功耗。     

基于AltiVec技术的浮点乘加单元的设计

Alti Vec技术是为提高PowerPC的向量处理能力而对PowerPC指令集体系结构的扩展;浮点乘加单元是向量处理单元的主要构成部分,设计一种基于Alti Vec技术的向量浮点乘加单元;在基本浮点乘加器的基础上,提出了java模式下对非规格化数的预规格化处理;设计采用了一种半并行的结构,与传统的全并行结构相比可以节省一半的硬件面积;时钟频率为266 MHz时,java模式下5拍可以完成,非java模式下4拍可以完成。