i960微处理器性能模型设计

本文讨论了系统性能模型在体系结构设计中的作用,研究了高性能微处理器的性能仿真模型设计技术。系统是基于i960KA指令集,以超标量流水线技术为基础,取代i960KA的原有的5级流水线,采有高层次硬件描述语言实现。     

一种基于ILP的流水线调度算法

提出一种基于整数规划 (IL P)的流水线调度算法 ,可以在给定的流水时延槽之下优化资源需求 ,保证流水线长度的最小化 ;同时 ,在各个工作步中的操作与调度的先后顺序无关 ,整体性能优良 ,支持链式 (Chaining)操作 ,较适合于流水线数据通路的综合。     

逻辑平衡与高速数字电路

在设计者进行系统和电路级设计时,时常会将要实现的逻辑功能或操作较为平均地分配到时序中的各个阶段,称之为逻辑平衡设计。该论文引用了逻辑平衡的方法,将其运用在高速数字部件设计中,以常用运算单元如计数器,有限状态机和乘法器的高性能设计方案为例,分析了逻辑平衡在高速集成电路设计中的应用;并分析了逻辑平衡的方法在减小电路面积,提高电路的性价比和降低电路功耗中的作用。     

32位RISC微处理器Load/Store部件的设计

简要介绍了一个32位RISC微处理器芯片ARS03的体系结构,阐述了处理器内部各个模块的功能。着重讨论了其中的Load/Store部件的设计,以及对关键路径的优化措施。Verilog仿真、综合和静态时序分析的的结果表明设计达到了预定要求。目前ARS03微处理器已经进入后端流程,不久就将使用0.25微米的工艺进行流片。     

一种可重构计算模式在自动目标识别中的应用研究

该文利用ALTERAAPEX/EP20K1500EBC652庞大的可编程资源,在其上重构设计了一卷积运算协处理器,通过ISA总线与以80X86为中央处理器的工业控制计算机耦合,设计完成了一完整可重构计算混合结构。应用该计算结构后,自动目标识别性能得到了很大改善,显著提高了计算效率。     

一种宽位乘法器设计方案

如何以合理的代价构造尽可能高速的低功耗的乘法器,尤其是位数较宽的乘法器(如32~*32,54~*54和64~*64等)是微处理器数据通路设计中极其重要的环节。文中使用一种折衷的补码分段Booth乘法器。经过论证,最后通过布局布线后的结果看出,补码分段Booth乘法器规模小,速度高,非常适合低功耗嵌入式应用。     

嵌入式SoC中键盘控制器的设计与实现

“龙腾”S1是以工业控制应用为背景的高性能嵌入式SoC，键盘控制器为其整个键盘系统提供硬件基础。本文详细分析了键盘系统的工作机制，给出了一种键盘控制器的设计结构和控制时序，通过优化某些具体电路增加设计的可重用性和可验证性。最后经过FPGA验证，证明该设计完全支持通用的PS／2键盘，在时序和功能上满足了设计要求。     

32位RISC中存储管理单元的设计

多任务处理要求在处理器中集成片上的存储管理单元 ( MMU) ,支持虚拟存储管理 ,通过硬件 MMU把虚地址转换成物理地址。提出了 32位超标量 RISC微处理器的 MMU体系结构 ,论述了逻辑地址到物理地址转换的 3种机制以及相应的存储保护和异常处理 ;着重讨论 TLB( Translation Lookaside Buffer)的设计原则 ,并对其 3种设计结构进行分析比较 ,优化了 TLB的组织结构 ;给出了 MMU的组成、数据通路、控制通路 ,解决了速度瓶颈 ,满足了芯片的设计要求。整个芯片用 TSMC 0 .2 5μm工艺实现 ,芯片面积为 5 mm× 5 mm,主频为 66MHz。     

以时延优化为目标的布线算法研究

布线算法以线网时延方差最小和时延均值小为目标，满足大规模并行系统和同步系统的需要，具有方法独特、可并行处理等特点，实验结果动作良好。     

面向CMP体系结构的二级CACHE替换算法设计

片上多处理器体系结构（CMP）能够有效地挖掘程序线程级和指令级的并行性.典型的CMP体系结构中二级CACHE被多个处理器内核共享,这提高了二级CACHE利用率并且能避免复制存储器硬件资源.但内核的分支误预测导致错误路径上的LOAD缺失向共享的二级CACHE中写入无用数据,造成二级CACHE的污染.这降低了其他内核对二级CACHE空间的占用率,增加了二级CACHE缺失率,引起了存储资源在线程间分配的不均衡,甚至导致线程饥饿,影响处理器的整体性能.本文提出一种适用于CMP处理器的轻污染二级CACHE替换算法,优先将这些错误路径上的数据替换出去,缓解了二级CACHE污染对性能造成的影响.