基于量子细胞自动机的数值比较器设计

量子细胞自动机(QCA)可以构建逻辑门和QCA线。该文基于QCA设计了1位,4位和8位数值比较器,并用QCADesigner软件进行模拟。结果表明,所设计的电路具有正确的逻辑功能。通过对电路所需细胞数、面积和时延三方面性能分析,表明所设计的电路时延并不随输入位数呈线性增加,因而所设计的电路具有良好的时延性。     

压电式振动能量采集接口电路的研究进展

压电式振动能量采集技术是一种将环境中的振动能量转换为电能并为微电子系统供电的技术。文章介绍了压电式振动能量采集接口电路的研究现状,对标准能量采集电路、同步电荷提取电路、同步开关电感电路、无电感整流等接口电路的工作原理进行了介绍,详细研究了当前国内外研究人员对这些接口电路的改进,对这些改进的接口电路的特点、优势、效率、能耗、实用性等都做了分析。并对压电式振动能量采集接口电路向宽频化、集成化发展方向做了分析。     

多值时钟与并列式多拍多值触发器

通过对现有多值主从触发器－串列式二拍多值主从触发器的分析，本文指出了这些触发器并不符合使用信号增加信息携带量的要求，从而提出了采用多值时钟的并列式多拍多值触发器，并设计了四值Ｄ触发器，这种发器具有存贮能力强，逻辑结构丰富的特点。     

一种交叉耦合低功耗传输门绝热逻辑电路

提出了一种新的能量恢复型电路—— Transmission Gate Adiabatic Logic(TGAL)。该电路由交叉耦合的 CMOS传输门完成逻辑运算与能量恢复 ,对负载的驱动为全绝热过程。TGAL电路输出端始终处于箝位状态 ,在整个输出期不存在悬空现象并具有良好的信号传输效果。分析了 TGAL反相器的能耗 ,并与静态 CMOS电路及部分文献中绝热电路进行了比较。使用 TGAL构成门电路与时序系统的实例被演示。应用 MOSIS的0 .2 5 μm CMOS工艺参数的模拟结果表明 ,与传统 CMOS和 2 N-2 N2 P绝热电路相比 ,TGAL电路在 1 0 0 MHz工作频率时分别节省 80 %与 60 %以上的功耗。     

基于时序特征的CMOS施密特电路开关级设计

根据施密特电路对输入信号具有二种检测阈值的工作特点 ,提出了施密特电路与用作存贮元件的触发器之间具有相同的时序特征。利用时序电路的设计方法 ,系统地研究了传统的 CMOS施密特电路的各种设计 ,并发现了一些新的设计方案。 PSPICE模拟证明所设计的电路具有理想的施密特电路特性     

逻辑函数的双逻辑综合与优化

针对传统布尔逻辑在电路面积优化中存在的不足,提出了一种用传统布尔逻辑和Reed-Muller(RM)逻辑相结合的双逻辑优化算法.通过将原逻辑函数的乘积项转化为不相交乘积项,并利用不相交乘积项的位操作,将逻辑函数的覆盖分成2个部分,使之分别适合布尔逻辑综合和RM逻辑综合;同时提出了适合双逻辑函数的逻辑功能验证方法.双逻辑优化算法用C语言编程实现并用MCNC标准电路进行测试.实验结果表明,与单一的布尔逻辑综合结果相比,在绝大多数情况下文中算法可使电路面积获得进一步优化.     

自供电压电电磁混合能量俘获电路

在能量俘获电路设计中,采用混合能量俘获可提高电路输出功率和可靠性,但存在需要外加电源、控制电路复杂等问题。针对压电和电磁能俘获,本文在基于同步翻转电荷提取的结构基础上,提出了自供电压电电磁混合能量俘获电路(Dual Source-Synchronous Inversion and Charge Extraction, DS-SICE)。电路工作原理如下：在振动的正半周期,压电电压达到峰值时,利用电磁能作为辅助对压电上的电压进行翻转;在振动的负半周期,采用同步电荷提取结构(Synchronous Electric Charge Extraction, SECE),提取压电片和电磁发电机的能量。所提出的DS-SICE电路在增加输出功率的同时,减少了负载依赖性,实现了两者能量源的协同作用。仿真和实验测试结果表明,所提出的电路可以实现压电振动能和电磁能的同步采集。较之于标准能量俘获电路最大输出功率,电路的效率提高2.7倍,并且降低了对负载的依赖性。     

缺陷无意识的CMOL单元容错映射EI北大核心CSCD

针对CMOS/纳米混合电路(CMOL)中器件高缺陷率的问题,提出一种基于无缺陷单元区域提取的缺陷无意识容错映射方法.首先采用最小逻辑单元和纳米二极管协同检测加速提取出CMOL阵列中无缺陷单元所在区域;然后采用进化算法进行无缺陷区域的CMOL单元映射,通过设计选择策略、适值函数以及精英策略模拟生物进化的过程对解进行全局搜索改进解的质量.实验结果表明,该方法在求解速度和线长上有较大的提升.     

固定边框的多电压布图规划算法

多电压设计是应对SoC功耗挑战的一种有效方法,但会带来线长、面积等的开销。为减少线长、芯片的空白面积及提高速度,提出了一种改进的固定边框多电压布图方法.对基于NPE（Normalized Polish Expression）表示的布图解,采用形状曲线相加算法来计算其最优的布图实现,并通过增量计算方法来减少计算NPE及多电压分配的时间.为使所得布图解满足给定的边框约束,提出了一个考虑固定边框约束的目标函数,并采用删除后插入（Insertion after Delete,IAD）算子对SA求得布图解进行后优化.实验结果表明,和已有方法相比,所提出方法在线长和空白面积率方面有较明显优势,且所有电路在不同高宽比、不同电压岛数下均实现了极低的空白面积率（< <1%）.     

一种有效的面向软模块的VLSI布图规划算法

随着VLSI设计规模和复杂度的提高,以可复用IP为代表的软模块得到了广泛的应用,针对软模块的布图规划问题随之变得日益重要。基于正则波兰表达式（NPE）表示,提出了一种形状曲线相加算法来处理软模块之间的组合运算,可获得每个布图解下最优的布图实现。通过回溯算法来确定每个模块的位置及形状,并将它们集成到模拟退火算法的流程之内。应用MCNC和GSRC电路对算法进行了测试,结果表明该算法解决软模块的布图规划问题是可行和有效的。