一种宽频压控振荡器及高速双模预分频器的设计与实现

针对射频无线收发机的需求,利用开关电容阵列和多个VOD核的结构设计了一个分段线性超宽频压控振荡器(VCO).采用全电流模逻辑(CML)结构的双模预分频器能满足振荡器最高频率输出的要求.基于IBM 0.35SiGe BiCMOS工艺的流片测试结果表明,电源电压为2.8V时,该压控振荡器的频率能够覆盖2.75～5.73GHz的频段,调频灵敏度约为100MHz/V,在偏离中心频率1MHz处,单边带相位噪声最佳值达到了-120.32 dBc/Hz,预分频器后仿最高工作频率达9.6GHz,两部分核心总工作电流为10mA.     

一种带有直流失调和载波泄漏矫正系统的直接变频WLAN收发机基带电路

本文介绍了一种基于IEEE 802.11a/b/g标准的双频段直接变频WLAN收发机基带电路,并引入了一些用于消除接收机直流失调和发射机载波泄漏的关键技术,从而使得该直接变频结构满足WLAN的性能指标。在接收机基带中,可变增益放大器提供62dB的增益范围且步长为2dB;直流失调矫正电路用来消除由版图不匹配和自混频造成的误差。该矫正环路有着不随增益调节而变化的高通极点和较快的稳定时间,后者通过在接收前导序列时设定1MHz的高通极点而在正常接收数据时设定30KHz的极点得以实现。发射机基带采用基于片上AD和DA的自动矫正系统来抑制载波泄漏,AD在矫正完成之后会自动关闭从而可以节省功耗。此电路采用0.35微米锗硅工艺并工作在2.85V电源电压下,接收基带放大器和直流失调消除电路共消耗17.52mA,而发射载波泄漏矫正环路共消耗8.3mA（矫正完成后为5.88mA）;其相应的芯片面积分别为0.68mm2和0.18mm2。     

一种带低失真采样开关的10位50MS/s采样保持电路

A fully-differential switched-capacitor sample-and-hold （S/H） circuit used in a 10-bit 50-MS/s pipeline analog-to-digital converter （ADC） was designed and fabricated using a 0.35-μm CMOS process. Capacitor flip-around architecture was used in the S/H circuit to lower the power consumption. In addition, a gain-boosted operational transconductance amplifier （OTA） was designed with a DC gain of 94 dB and a unit gain bandwidth of 460 MHz at a phase margin of 63 degree, which matches the S/H circuit. A novel double-side bootstrapped switch was used, improving the precision of the whole circuit. The measured results have shown that the S/H circuit reaches a spurious free dynamic range （SFDR） of 67 dB and a signal-to-noise ratio （SNR） of 62.1 dB for a 2.5 MHz input signal with 50 MS/s sampling rate. The 0.12mm^2 S/H circuit operates from a 3.3 V supply and consumes 13.6 mW.     

面向QWIP焦平面阵列的快照模式低温读出电路

介绍了应用于GaAs/AlGaAs量子阱红外焦平面阵列的快照模式的低温读出电路的设计方法与测试结果。读出电路采用CTIA作为输入电路,提出在单元输入电路中引入内建电注入器件进行读出电路封装前测试。对读出电路的低温和低功耗进行了优化设计。基于该方法采用0.35um CMOS工艺设计制造了阵列尺寸为128×128的读出电路实验芯片。测试结果表明,读出电路能够在77K的温度下正常工作,功耗为35mW。该读出电路象元级的电荷容量为2.57×106电子,跨导系数为1.4×107Ω。分析表明,在3.3V电源电压下,当输出速率为10MHz时,实验芯片的非均匀性小于5%。     

用于WLAN接收机的流水线A/D转换器设计

为一款支持802.11a/b/g协议的WIAN芯片设计了接收机内部的流水线A/D转换器.采用运放共享技术,减少了一半的运算放大器,节省了芯片面积,并降低了功耗.该A/D转换器采样速率为40 MHZ,设计精度为10位,使用HJTC 0.18μm 1P6M CMOS工艺流片并测试成功,当输入频率为1 MHz、无杂散动态范围为61.43 dB的正弦信号时,测得输出数字信号的无杂散动态范围为58.6 dB,信号与噪声谐波失真比为52.87 dB,有效位数为8.49位.     

一种用于铷频标的紧凑型直接数字频率合成器

研发了高精度铷频标芯片SoC实现中应用的一种紧凑型直接数字频率合成器(DDFS).为了减小芯片面积和降低功耗,采用正弦对称技术、modified Sunderland技术、正弦相位差技术、四线逼近技术以及量化和误差ROM技术对相位转正弦的映射数据进行了压缩.利用这些技术,ROM尺寸压缩了98%.采用标准0.35μm CMOS工艺,一个具有32位相位存储深度和10位DAC的紧凑型DDFS流片成功,其核心面积为1.6mm2.在3.3V电源下,该芯片的功耗为167mW,无杂散动态范围(SFDR)为61dB.     

基于线性“与或”门的新型超高速数字电路

本文指出了线性“与或”门与发射极功能逻辑(EFL)的联系,通过理论计算与PSPICE模拟证明了线性“与或”门的极高速工作特性和可多级级联工作能力。在对线性“与或”门所需配用的高速开关分析基础上,设计了两种ECL电路。本文还讨论了应用线性“与或”门设计超高速数字电路的准则以及有关的组合和时序电路设计实例。     

一种ISM 2.4GHz的低功耗低中频射频接收机前端

本文描述了一种工作在2.4GHz ISM频段的低功耗、低中频射频接收机前端电路,使用TSMC 0.13um CMOS工艺。整个前端包括一个低噪声放大器以及两次变频下变换混频器。低噪声放大器通过在输入级引入额外的栅-源电容实现了低功耗与低噪声的设计;在下变换混频器设计中,分别使用一个单平衡射频混频器以及两个双平衡低中频混频器实现两次变频下变换技术;射频混频器输入晶体管源极串联电感-电容谐振网络以及低噪声放大器输出级的电感-电容谐振网络总共实现了30dB的镜像抑制率。整个前端占用芯片面积约0.42mm2,在1.2V的供电电压下,仅耗功率4.5mW,实现了4dB的噪声系数,在高增益模式下,获得-22dBm的三阶交调线性度,整个链路电压增益为37dB。     

带内同频道数字音频广播关键技术进展

基于编码正交频分复用的数字音频广播(DAB)具有鲁棒性高和激光唱盘(CD)音质等优良性能。带内同频道(IBOC)制式的DAB能够在已有的模拟广播频道内同播模拟和数字两种信号,完全兼容现有的模拟接收机,以较低成本实现向全数字化DAB的平滑过渡。作者论述了FM IBOC DAB的频谱分析,综述了混合模式FM IBOC DAB的发射(接收)机的基本结构和感知音频编码、前向纠错编码、OFDM、第一邻频道干扰消除、时间延迟分集和音频混合等关键技术,提出了发展我国的 IBOC DAB的一些建议。     

一种用于WLAN收发器带有自动调谐系统的低功耗Gm-C滤波器

本文用0.35um CMOS工艺实现了一个用于WLAN收发器的六阶连续调谐巴特沃斯Gm-C低通滤波器。滤波器设计中采用了内部节点压缩技术来提高动态范围,还对滤波器的部分结构进行了有效的优化,极大地减小芯片的功耗和面积。测试结果显示滤波器的动态范围为77.5dB,群延时波纹小于16.3ns,截止频率精确度在3%以内,滤波器的带内三阶交调量（IIP3）为0dBm。在电源电压2.85V时,包括调谐电路在内的整个滤波器消耗电流仅为1.42mA（5MHz的截止频率）或2.81mA(10MHz的截止频率),而且版图面积仅为0.175mm2.