一个10位、50MS/s CMOS折叠流水结构A/D转换器

在 0.6μmDPDM标准数字CMOS工艺条件下 ,实现 10位折叠流水结构A/D转换器 ,使用动态匹配技术 ,消除折叠预放电路的失调效应 ;提出基于单向隔离模拟开关的分步预处理 ,有效压缩了电路规模 ,降低了系统功耗 .在5V电源电压下 ,仿真结果为 :当采样频率为50MSPS时 ,功耗为 12 0mW ,输入模拟信号和二进制输出码之间延迟为2.5个时钟周期 ,芯片面积 1.44mm2 .     

基于制作离散性对策的高性能CMOS DAC

基于CMOS器件的离散性机理及误差消除对策，研究了高速、高精度嵌入式CMOS数／模转换器(DAC)IP核的设计与实现．采用行、列独立译码的二次中心对称电流源矩阵结构，优化了电流源开关电路结构与开关次序；利用Cadence的Skill语言独立开发电流源矩阵的版图排序和布线方法。在0．6／μm N阱CMOS工艺平台下，12-bitDAC的微分线性误差和积分线性误差分别为1LSB和1．5LSB，在采样率为150MHz、工作电源为3．3V时的平均功耗为140mW。流片一次成功，主要性能指标满足设计要求。     

用于交换芯片地址表查找的快速并行Hash算法研究

为了以尽量少的硬件资源实现高效能的二层交换地址表查找功能, 通过分析交换芯片地址表以及循环冗余算法的特点, 提出了一种硬件电路由寄存器和异或门构成的10位并行Hash算法. 通过并行地将输入信号帧的48位物理地址转换为10位的地址表查询地址, 可以快速准确地查询1024存储深度的地址表, 采用该地址表查询算法的二层交换芯片实现了线速交换, 从而有效提高了所实现网络设备的性能. 仿真显示, 算法生成的Hash地址较为均匀地分布在其10位地址空间内, 有效地降低Hash冲突发生的几率. 采用FPGA实现的交换电路进一步验证了算法的优异性能.     

BPSK调制高动态遥测接收机的设计

针对BPSK调制的高动态遥测接收机的多普勒频率漂移大和码元符号周期随着多普勒变化的问题,提出了一种全数字的接收机结构,研究了载波频率跟踪和码元符号定时跟踪的跟踪算法,指出了跟踪环路的稳定条件.仿真验证了该算法和接收机结构的可行性,结果表明,该接收机在初始频偏23 kHz、加速度20g、载波初始相位π/2、码环初始偏差5...     

一种高压缩ROM直接数字频率合成电路

在无线数字通信领域中,直接数字频率合成技术被证明是行之有效的,但对于超大规模集成电路的实践来说,如何压缩正弦幅度字的存储机制成为业界关注的焦点,对这一问题,可采用分级压缩和累加等国际流行算法对幅度字进行处理,计算结果的优度也不甚理想.本文采用最新的四级压缩方案,可使存储压缩数据量较原始数据量压缩达到90%以上而线性度保持不变,经过仿真与投片测试,基于Charter0.35um工艺,芯片面积仅为7.96mm2,无寄生动态范围达到70dBc.     

基于MACH211SP和Verilog编程的扫描消抖键盘接口电路设计

本文分析了传统键盘接口方法所存在的缺陷,提出了一种基于自动扫描消抖原理的硬件接口电路。选用FPGA器件MACH211SP进行了综合和适配。基于Cadence LDV NC-Verilog的时序仿真分析和实际样片电路的功能验证表明,该接口设计完全符合要求。     

模拟电路芯片设计面临多模WLAN的发展挑战

~~模拟电路芯片设计面临多模WLAN的发展挑战$中科院半导体研究所@石寅 $中科院半导体研究所@于雪峰 $中科院半导体研究所@李拥平~~     

基于制作离散性对策的高性能CMOS DAC

基于CMOS器件的离散性机理及误差消除对策,研究了高速、高精度嵌入式CMOS数/模转换器(DAC)IP核的设计与实现.采用行、列独立译码的二次中心对称电流源矩阵结构,优化了电流源开关电路结构与开关次序;利用Cadence的Skill语言独立开发电流源矩阵的版图排序和布线方法.在0.6μm N阱CMOS工艺平台下,12-bit DAC的微分线性误差和积分线性误差分别为1LSB和1.5LSB,在采样率为150MHz、工作电源为3.3V时的平均功耗为140mW.流片一次成功,主要性能指标满足设计要求.     

一种低电压工作的高速开关电流Σ-Δ调制器

基于作者先前提出的时钟馈通补偿方式的开关电流存储单元及全差分总体结构,本文设计了一种二阶开关电流Σ-Δ调制器.工作中采用TSMC 0.35μm CMOS数字电路工艺平台,在低电压工作下进行电路参数优化.实验表明,调制器在3.3V工作电压、10MHz采样频率、64倍过采样率下实现10-bit精度.与已有类似研究相比,本工作在相当的精度条件下,实现了低电压、视频速率的工作.     

一种应用于调频接收机，功耗为2.52mW，具有72dB动态范围的连续时间ΔΣ调制器

本文提出一个采用三阶滤波器,三位量化器的连续时间ΔΣ 调制器。该调制器对环路延迟,时钟抖动,以及RC时间常数变化具有鲁棒性。在积分器设计中,采用了增益带宽积扩展结构的运放,提高了滤波器的线性度。该芯片使用130nmCMOS工艺设计,可以应用在调频接收机中。测试结果表明,在带宽为500 kHz,时钟为26MHz条件下,该调制器实现了72dB的动态范围和70.7dB的信噪失真比,在1.2V电压下消耗2.52mW功耗。