一种NMOS型折叠和内插电路及其SPICE分析

将折叠和内插技术应用于高速Ａ／Ｄ转换器中，以３μｍ器件参数，５Ｖ工作电压，分析了一种ＮＭＯＳ型折叠和内插电路在全温区范围的功能，以及ＮＭＯＳ管衬度偏置效应和误差的影响，结果表明，在通常的工艺条件下，折叠电路可处理２．４Ｖ１ＭＨｚ的满幅输入信号，数字采样速度大于１ＭＳ／ｓ包含第一级内插电阻的折叠电路功耗为１４ｍＷ。     

Study of hybrid orientation structure wafer

Two types of 5μm thick hybrid orientation structure wafers,which were integrated by（110）or（100） orientation silicon wafers as the substrate,have been investigated for 15-40 V voltage ICs and MEMS sensor applications.They have been obtained mainly by SOI wafer bonding and a non-selective epitaxy technique,and have been presented in China for the first time.The thickness of BOX SiO₂ buried in wafer is 220 nm.It has been found that the quality of hybrid orientation structure with（100）wafer substrate is better than that with（110）wafer substrate by"Sirtl defect etching of HOSW".     

硅功率集成技术发展动态

文章介绍了硅功率集成电路技术的一些发展劝态。单片中小功率智能集成电路发展迅速，以BCD为其主要工艺技术；基于SOI的智能功率集成电路也得到开发。单片集成式的功率管为电源管理小型化、高频、较高可靠性设计提供了新途径，它们在分布式电源、便携式设备仪表中得到广泛应用。     

多晶硅发射极NPN管的辐射效应研究

为了研究多晶硅发射极双极晶体管的辐射可靠性,对多晶硅发射极NPN管进行了不同偏置条件下⁶⁰Co γ射线的高剂量率辐照试验和室温退火试验。试验结果表明,辐射后,基极电流IB显著增大,而集电极电流IC变化不大;反偏偏置条件下,IB的辐射损伤效应在辐射后更严重;室温退火后,IB有一定程度的持续损伤。多晶硅发射极NPN管与单晶硅发射极NPN管的辐射对比试验结果表明,多晶硅发射极NPN管的抗辐射性能较好。从器件结构和工艺条件方面,分析了多晶硅发射极NPN管的辐射损伤机理。分析了多晶硅发射极NPN管与单晶硅发射极NPN管的辐射损伤区别。     

采用混合晶向实现PMOSFET迁移率提升了150%

本文提出了一种基于混合晶向硅材料的高性能PMOSFET 器件。采用硅玻键合、化学机械抛光、硅刻蚀和非选择性外延等方法,成功制作了集成有（100）和（110）晶向的混合晶向硅片。基于这种混合晶向材料,成功研制了沟道宽长比为50：8 的PMOSFET器件,器件测试结果表明：制作在（110）晶向上的PMOSFET 器件在低场条件下,电流驱动能力提高了50.7%,最大迁移率增加了150%,是当前见于报道的PMOSFET迁移率提升指标较高的一颗器件。     

SiGe MOS器件SiO_2栅介质低温制备技术研究

为了获得电学性能良好的 Si Ge PMOS Si O2 栅介质薄膜 ,采用等离子体增强化学汽相淀积 (PECVD)工艺 ,对低温 30 0°C下薄膜制备技术进行了研究。实验表明 ,采用适当高温、短时间对PECVD薄膜退火有助于降低薄膜中正电荷密度和界面态密度。该技术用于 Si Ge PMOS研制 ,在30 0 K常温和 77K低温下 ,其跨导分别达到 45m S/mm和 92 .5m S/mm(W/L=2 0 μm/2 μm)     

非对称电阻场板场效应器件击穿特性仿真分析

利用TCAD仿真研究一种二维紧耦合电阻场板电流调制原理下的物理模型与最优化结构。通过优化关键工艺与材料参数,改善器件漂移区尖峰电场,最终在相同漂移区掺杂下击穿电压较一维PN结理论击穿电压提升273%,相同归一化击穿电压10%变化范围下,漂移区电荷变化允许冗余范围比现有传统PN超结拓宽15倍。相较于对称电阻场板场效应器件,在现有工艺下非对称优化电阻场板场效应器件能够更好的实现结构小型化与高密度的设计。     

一种具有高电流增益的平面集成SiGe HBT

研制了一种平面集成多晶发射极SiGe HBT。经测量,在室温下电流增益β大于1 500,最大达到2 800,其Vceo为5 V,厄利(Early)电压VA大于10 V,βVA乘积达到15 000以上。这种器件对多晶硅发射极砷杂质浓度分布十分敏感。     

n阱CMOS与n型表沟CCD兼容的集成电路工艺

本文介绍并讨论了一种ｎ阱ＣＭＯＳ与ｎ沟ＳＣＣＤ兼容的集成电路工艺。采用这种工艺研制的模拟延迟积分器，工作电压为１５－１８Ｖ，采样频率达１．３ＭＨｚ。     

P沟道VDMOS器件抗辐射加固技术研究

针对功率器件的抗辐射加固技术,从入射粒子对半导体材料的辐射损伤机理出发,设计了一种-150 V抗辐射P沟道VDMOS器件。该器件采取的抗辐射加固措施有:在颈区的上方形成局部厚场氧化层结构;在N体区进行高剂量离子注入掺杂;在850 ℃低温条件下生长栅氧化层。通过仿真分析和试验进行了验证,该器件在最劣漏偏置条件下抗总剂量达到3 kGy,抗单粒子烧毁和单粒子栅穿的LET值为99.1 MeV·cm²/mg。该器件适用于星用抗辐射DC-DC电源系统。