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在MATLAB/Simulink的平台上,设计并实现了一种新的10 bit Pipeline ADC的系统仿真模型.针对2 bit,共9级的结构的精度不足以及4 bit首级结构的功耗较大的特点,提出了一种首级3 bit,共8级的结构.这种结构可以实现精度和功耗的平衡.经过系统仿真,在输入信号为10 MHz,采样时钟频率为40 MHz时,系统最大的SNR=60.36 dB,SFDR=82.177dB.创建的系统模型可为ADC系统中的误差和静态特性研究提供借鉴. 相似文献
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采用0.18μm CMOS工艺设计并制作了一款应用于便携式UHFRFID阅读器的射频发射前端电路。所设计的有源I/Q上混频器通过开关控制Q支路的信号输入,实现了EPC Global Class-1Gen-2协议中所要求3种调制方式;驱动放大器通过实现增益7级数字可调有效地预放大混频器的输出信号。在1.8V的电源电压下,测得阅读器前端电路的主要性能参数如下:上混频器的输入端P1dB,达到-14.9dBVrms,转换增益和噪声系数分别为3.18dB和13.20dB;驱动放大器的输出端P1dB在50Ω阻抗上达到3.5dBm,转换增益可调范围和噪声系数变化范围,分别为7.90~16.30dB和3.10~5.00dB。 相似文献
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采用0.18 μm CMOS RF工艺,实现了一款用于433 MHz ASK接收机的低噪声锁相环.系统采用优化的电源组合和合理的版图布局避免模块间的噪声干扰;VCO模块运用LC滤波器、LDO调压器,结合开关电容阵列调谐技术,提高相位噪声性能;针对鉴频鉴相器和电荷泵的非线性问题进行详细讨论和优化,提高了线性度.测试结果表明,电源电压为3.3 V时,偏置电流为7 mA,中心频率为433 MHz,在频偏100 kHz和1 MHz处,相位噪声分别为-96.47 dBc/Hz和-126.96 dBc/Hz. 相似文献
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互连线时延是集成电路设计中非常重要的影响因素。本文根据Elmore延迟模型推导出多端互连线的延迟估算公式,得出了在满足设计规则的前提下,多端互连线网络应尽量遵守的布线规则,即互连线之间不要有重叠,且从源点到每个终点都要走最短的曼哈顿路径。这种布线规则可以在不增加芯片面积的基础上使互连线时延减少,这对指导高速IC芯片的版图设计有重要的理论和实践指导意义。 相似文献
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