深亚微米CMOS器件建模与BSIM模型

介绍了深亚微米CMOS器件基于电荷模型、基于表面势模型和基于电导模型的建模方法及其优缺点,并以BSIM系列模型为例,讨论了BSIM系列模型特点及半导体工艺发展对CMOS器件建模方法的影响。     

二维DCT＼IDCT的FPGA实现及验证方法

通过对图像编码的核心技术之一离散余弦变换算法的研究，实现了基于PCI总线的二维离散余弦(逆)变换芯核的设计。该设计采用查找表法和流水线技术来减少硬件开销和提高速度；通过改变1-DDCT／IDCT的算法结构来减少查找表占用内部存储器的空间。把设计的离散余弦(逆)变换芯核作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真和综合，最后下载到FPGA中，在本单位研制的基于PCI总线的IP测试平台进行硬件验证。实验结果表明，该IP核在平台中工作的最高频率可以达到77MHz。     

基于TMS320VC5509实现MP3解码

介绍了利用数字信号处理芯片TMS320VC5509实现MP3解码的方案。讨论了MP3霍夫曼解码方法,并利用DSP的C语言在TMS320VC5509上实现了该算法。利用CCS的Profile功能对运算复杂度进行了估算,结果显示TMS320VC5509完全能够达到该解码算法的计算量要求,并能够实现实时解码。     

薄膜SOI扩展电阻温度传感器

重点阐述了在薄膜SOI上制成的扩展电阻温度(SRT)传感器的阻温特性(R-T)。利用器件二维模拟软件PISCES研究了最高工作温度(Tmax)的Si膜厚度效应，模拟结果表明，在相同的衬底掺杂浓度下，Si膜尽度越薄，器件的Tmax越高。实验结果也验证了这一点，薄膜SOISRT传感器不仅具有非常好的器件特性，Tmax高至450℃以上，而且它的工作偏置电流低至1μA，比体Si SRT传感器小10^3倍。因此，薄膜SOISRT传感器具有很广阔的低功耗应用前景。     

多元胞半导体电涌吸收器件的研究

设计并试制了一种多元胞结构的半导体电涌吸收器件（ＳＳＡＤ），旨在降低器件工作时的最高温度并提高其过浪涌能力。初步实验结果证明器件经历过电涌后，其失效率比单元胞有较显著的降低。     

基于PCI的IP仿真验证平台

本文介绍了一种基于PCI环境的仿真验证平台。具体讲述了该仿真平台结构和实现原理，并以PDMA作为IP进行了仿真验证和FPGA验证。结果表明，该仿真平台能有效模仿SoC的环境，是解决IP仿真验证问题的有效方案；该平台大大缩短了IP开发时间，对开发软IP有重要意义。     

Analytical drain current model for amorphous IGZO thin-film transistors in above-threshold regime

An analytical drain current model is presented for amorphous In-Ga-Zn-oxide thin-film transistors in the above-threshold regime,assuming an exponential trap states density within the bandgap.Using a charge sheet approximation,the trapped and free charge expressions are calculated,then the surface potential based drain current expression is developed.Moreover,threshold voltage based drain current expressions are presented using the Taylor expansion to the surface potential based drain current expression.The calculated results of the surface potential based and threshold voltage based drain current expressions are compared with experimental data and good agreements are achieved.     

FPGA设计中的亚稳态研究

探讨了亚稳态的产生机制,对FPGA设计中的亚稳态进行分析,针对FPGA设计中的亚稳态问题,给出了一系列行之有效的解决方法.提供的设计技巧和优化手段在实践中可以很好地抑制亚稳态,提高系统可靠性.     

基于AHB总线的多模式低功耗DES/3DES IP核的实现

设计了一种低功耗低资源的DES／3DES加解密软核,可以兼容ECB,CBC,CFB三种模式,具有AMBA AHB总线接口,可以方便集成在一些低功耗SoC下作为加解密数据协处理模块。该软核在90nm工艺130MHz时钟频率下逻辑综合结果为8835门,通过了FPGA验证,最高吞吐量达到416Mbps,表明其为可重用的软核。