一种扩展故障安全系统理论

本文以广义故障安全系统理论和扩展故障安全概念为基础,提出了一种扩展故障安全系统理论,它包括电路的扩展故障安全特性的有关定义、基本电路的模块结构及模块之间互连的条件等内容。     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.     

降低时延测试功耗的有效方法

研究时延测试（应用）中的功耗问题，提出一种降低时延测试功耗的测试向量排序方法，该方法利用时延测试向量对之间的海明距离为测试向量对排序，实验研究表明，在不同降低时延故障覆盖率的前提下，测试功耗平均降低90％。     

集成电路中冒险的检测和消除

CMOS集成电路中的冒险现象会增大电路的功耗,所以对集成电路中冒险的检测和消除的研究十分重要。文章分别对集成电路中原始输入单跳变,和多跳变两种情况下产生的冒险现象进行了研究,提出了检测和消除冒险的方法。文章的方法可以在非常短的时间内检测出电路中可能产生冒险的点,对于单个原始输入跳变的情况可以通过增加很少的电路开销来消除一部分冒险点。     

CMOS电路电流测试综述

集成电路设计与测试是当今计算机技术研究的主要问题之一。ＣＭＯＳ电路的静态电流（ＩＤＤＱ）测试方法自８０年代提出以来,已被工业界采用,作为高可靠芯片的测试手段。近年来,动态电流（ＩＤＤＴ）测试方法正在研究中。现在正面临一些亟待解决的问题,希望闫家的参与。文中对ＣＭＯＳ电路电流测试方法作一综述。     

双倍可变观测点的时滞测试

随着高速集成电路的发展,对时滞测试的研究越来越重要了,时滞测试的主要困难来自于与电路的门数成指数增长的庞大通路数,以及大量的时滞不可测通路。本文提供了一种使用双倍可变观测点进行时滞测试的方法,保证了只需要测试少量通路就能完成整个电路的时滞测试,它所付出的代价是：对每一个测试向量对,测试仪需要在原始输出采样两次以确定预期跳变的传输时间,此方法所需测试的通睡数与被测电路的门数成线性增长关系,从而很大程     

带时间参数的测试产生

进延测试对于高速集成电路非常重要。本文介绍一个带时间参烽的时延测试产生系统。该系统使用一个时刻逻辑值来表示一个波形,并将输入波形限制为只有唯一的一个输入在０时刻有跳变,其它输入为稳定的０或１,从而实现了波形敏化条件下的时延测试产生,与以往的不考察时间因素的时延测试产生系统相比,带时间参烽的测试产生提高了故障覆盖率,并且更接近于电路的实际。     

数字电路并发差错检测的新概念

并发差错检测是提高数字电路与系统可信的重要技术。文中建立了一种基于并发差错检测电路的结构模型。它由实现电路基本功能的基本功能模块和实现电路并发差错检测功能的检测器部分联所构成;提出了表征基于部分自校验概念的并发差错检测机制的一组新概念：精简强故障保险、精简强变量分离、精简强自校验、ｋ－容错精简强故障保险、ｋ－容错精简强变量分离和ｋ－容错精简强自校验,并研究了数字电路并发差错检测的主要概念之间的关系     

基于测量的时延故障诊断

与时延测试相比,时延故障诊断需要更精确的故障模型。该文提出了采用精确测量的时延模型和时延故障模型。在这种模型下,利用电路通路图的原理,得到与被测电路的拓扑结构有关的一个精简测试集。测试集的大小与电路的大小保持线性增长关系;其中的每一个测试对应于一条通路的单跳变敏化向量,将测试集中的单跳变敏化向量送入被测电路,可以用测试仪测量相应通路的延时,得到电路关于此测试集的时延故障症候。该文对时延故障症候提供