低功耗输出脉冲幅度和频谱可调的超宽带发送机设计

A 3-5 GHz low power BPSK modulated impulse radio UWB transmitter is implemented in 0.13μm CMOS technology. In this design the amplitude and spectrum of the output impulse are both tunable to solve the special problem in IR-UWB, where it is difficult to control the spectrum. Measurement results indicate that, by changing the control bits in the gain control circuit and differential circuit, the 3-step peak-to-peak voltage amplitudes are 240, 170 and 115 mV and the center frequency of the impulse can be tuned from 3.2 to 4.1 GHz. A power controlled output buffer is designed to drive the antenna. The total power consumption is only 4.44 mW when transmitting a baseband signal of 100 MHz. The chip area is 1.2 × 1.4 mm^2.     

2.4 GHz、增益可控的CMOS低噪声放大器

介绍了一种基于 0 35 μmCMOS工艺、2 4GHz增益可控的低噪声放大器。从噪声优化、阻抗匹配及增益的角度详细分析了电路的设计方法 ,讨论了寄生效应对低噪声放大器性能的影响。仿真结果表明在考虑了高频寄生参数的情况下 ,低噪声放大器依然具有良好的性能指标 :在 2 4GHz工作频率下 ,3dB带宽为 6 6 0MHz,噪声系数NF为 1 5 8dB ,增益S2 1为 14dB ,匹配参数S11约为 - 13 2dB。     

一种512 Kbit同步高速SRAM的设计

设计了一种深亚微米 ,单片集成的 5 1 2 K( 1 6K× 32位 )高速静态存储器 ( SRAM)。该存储器可以作为IP核集成在片上系统中。存储器采用六管 CMOS存储单元、锁存器型敏感放大器和高速译码电路 ,以期达到最快的存取时间。该存储器用 0 .2 5μm五层金属单层多晶 N阱 CMOS工艺实现 ,芯片大小为 4.8mm× 3.8mm。测试结果表明 ,在 1 0 MHz的工作频率下 ,存储器的存取时间为 8ns,工作电流 7m A。     

一种改进的差分环型振荡器相位噪声模型

在Razavi模型和Weigandt模型的基础上,提出了一种改进的差分环型振荡器相位噪声模型.新模型考虑了环振非线性对相位噪声的影响,从新的角度讨论了相位噪声的三种发生机制和影响,讨论了闪烁噪声的优化方法,得到了新的相位噪声模型,并依此着重分析了对管尺寸和环振级数对相位噪声的影响.最后,分析了低噪声设计的一些原则.采用CSM0.35μm工艺进行了流片验证,模型与测试结果能够很好地吻合     

802.11b收发系统中的全集成低功耗发送机设计

基于SMIC 0.18μm CMOS工艺,设计了一个应用于IEEE 802.11b收发系统的全集成低功耗发送机. 直接转换发送机包括两个Chebyshev I型低通滤波器,两个可编程增益放大器(PGA),一个单边带混频器和一个功率预放大器. 发送机以3dB为步长提供32dB增益,其最大输出功耗为-3.4dBm, EVM为6.8%. 工作在1.8V电源电压,发送机的功耗仅57.6mW. 发送机芯片面积为1.6mm×1.6mm.     

802.11b收发系统中的全集成低功耗发送机设计

基于SMIC 0.18μm CMOS工艺,设计了一个应用于IEEE 802.11b收发系统的全集成低功耗发送机.直接转换发送机包括两个Chebyshev Ⅰ型低通滤波器,两个可编程增益放大器(PGA),一个单边带混频器和一个功率预放大器.发送机以3dB为步长提供32dB增益,其最大输出功耗为-3.4dBm,EVM为6.8%.工作在1.8V电源电压,发送机的功耗仅57.6mW.发送机芯片面积为1.6mm×1.6mm.     

一种超快速响应的片上线性稳压器

设计了一种片上超高速低压差(LDO,low dropout)线性稳压器。在仅利用100pF输出电容情况下,采用一种新颖的快速响应回路,使LDO可以响应20ns内负载电流由空载到满载的瞬态变化,大大提高了系统的瞬态响应性能。快速响应回路同时具有补偿作用,保证LDO的稳定性。芯片设计基于SMIC公司的0.35μm CMOS工艺信号模型。测试结果表明,LDO在工作模式下的静态电流约为120μA,在等待模式下的静态电流约为9μA,对上升、下降时间均小于60ns的脉冲信号具有良好的瞬态响应。     

一种提高1-WIRE寄生供电容量的方法

改进了1-WIRE总线以提高其寄生供电容量,设计了自适应上拉电路,以电压监测和栅压自举开关为关键部件组成了寄生受电电路,从而把1-WIRE的寄生供电容量由5μA提升至平均值大于1mA,峰值10mA。新的总线主设备与目前广泛使用的的1-WIRE从设备可以向下兼容。采用TSMC0.25μm标准数字CMOS工艺设计了原型电路,仿真结果表明,电路性能满足设计要求,系统改进可行。     

一种用于短距离器件的带自校准的Σ-Δ分数分频频率综合器

介绍了一种应用于433/868MHz频段短距离器件的分数分频频率综合器. 采用带自适应频率校准的宽带压控振荡器来覆盖要求的频段,并采用3位量化、3阶的Σ-△调制器来实现分数分频和改善锁相环的带外噪声. 测试结果表明,自适应频率校准能够正常工作,压控振荡器的频率调节范围为1.31~1.18GHz,在3MHz频偏处的带外噪声为-139dBc/Hz,分数毛刺低于-60dBc. 芯片采用0.35μm CMOS工艺,芯片面积仅为1.8mm2,功耗仅为57mW.     

基于优化的、层次式的数/模转换器自动综合

本文介绍了一种基于优化的、层次式的Ｄ／Ａ转换器自动综合方法,该方法根据 本性能要求首先确定对各单元电路的性能要求,再由这些性能要求驱动相应的单元电路综合模块进行单元电路的综合。最后采用一个自下而上的过程难证所产生的Ｄ／Ａ转换器的性能,在两个综合欠上,利用多维下降单纯形优化算法进行优化求解。