石泉水电站扩机工程机组进水口污物清理措施

石泉水电站扩机工程自投运发电以来,一直深受机组进水口污物的困扰,致使两台机组不能正常发电,造成了严重的经济损失.本文详细介绍了机组进水口污物情况、污物处理难度以及所采取的污物处理措施,通过拦污和清污的综合方案,有效解决了污物堆积问题.     

Cr对低碳Si-Mn系TRIP钢组织与力学性能的影响

主要研究了Cr对低碳Si-Mn系TRIP钢组织与力学性能的影响。首先利用Formastor-F型膨胀仪测定了含Cr和不含Cr两种低碳钢的连续冷却转变(CCT)曲线,分析指出了Cr对连续退火工艺的潜在影响;然后采用Gleeble-3800热/力模拟试验机对两种钢的薄板试样进行了连续退火模拟实验,并通过拉伸试验测定了力学性能;最后采用金相、扫描电镜、X-射线衍射分析等技术考察分析了两种钢的显微组织。结果表明:含Cr的TRIP钢的组织比较细小,铁素体晶粒近似等轴分布;两种TRIP钢的残余奥氏体含量相近,但含Cr钢的残余奥氏体中的含碳量较高。分析认为这是由于含Cr钢在热轧阶段较易生成细小的组织,而在热处理阶段则抑制贝氏体的生成,最终获得稳定的残余奥氏体。     

Tri-Gate Bulk MOSFET Design for CMOS Scaling to the End of the Roadmap

A tri-gate bulk MOSFET design utilizing a low-aspect-ratio channel is proposed to provide an evolutionary pathway for CMOS scaling to the end of the roadmap. 3-D device simulations indicate that this design offers the advantages of a multi-gate FET (reduced variability in performance and improved scalability) together with the advantages of a conventional planar MOSFET (low substrate cost and capability for dynamic threshold-voltage control).     

涤纶复合丝（POY＋DTY）的研发

DTY和POY网络复合丝是以聚酯直纺生产的两种不同规格的POY丝为原料,通过对加弹机进行适当改造,利用不同的加工路线,使一股POY丝经过加捻后形成DTY,再与另一股POY丝网络合股形成包芯复合丝.该复合丝利用POY丝和DTY丝的收缩差异和染色差异等不同风格特性,使得布面形成一种具有雪花状的色丁效果.该复合丝属于差别化纤维,是国家鼓励发展的项目,它具有优良的吸湿排汗性能和弹性保暖性能,是保暖内衣的首选面料,市场前景广阔.     

电子聚合物基体碳纳米管复合材料研究进展

电子聚合物是一种新型的功能材料，碳纳米管具有优异的力学性能和独特的电学性能等，是聚合物基体复合材料的理想增强体，按不同电子聚合物基体类型进行了归纳，评述了电子聚合物基体碳纳米管复合材料的制备，性能和应用等情况。     

适用于高速长途DWDM系统的色散管理线路

对于高速长途密集波分复用（DWDM）传输，必需采用各种各样的色散补偿、色散管理技术，其中，交替使用正负色散光纤构成色散管理线路（DML）是可行的解决方案之一，在国际上已经取得显著进展，正成为人们关注的焦点，国内在这方面的研究报道还少见.文章以高速长途DWDM系统对传输线路的性能要求为基础，综述了有代表性的3种不同类型的DML的特点和最新进展。     

Modular and rapid testing of SOCs with unwrapped logic blocks

Extensive research has been carried out for test planning of core-based system-on-a-chip devices. Most of the prior work assumes that all of the embedded cores are wrapped for test purpose. However, some designs may contain user-defined logic or cores that cannot be wrapped due to area constraints or timing violations. This paper discusses how these unwrapped logic blocks can be tested rapidly by adapting the TestRail architecture, which uses only the test control mechanism and the test instructions available through the IEEE 1500 standard for embedded core test. A new test scheduling algorithm, which facilitates a concurrent test of both unwrapped logic blocks and IEEE 1500-wrapped cores, is proposed, and experiments show that it outperforms a previous approach when the available number of tester channels and/or the number of unwrapped logic blocks are small.