基于LLVM架构的ARM后端移植

LLVM架构是美国伊利诺斯大学开发的开放源代码编译器架构。介绍了删架构的基本构成，其组成部分的具体功能，详细分析了该架构的后端移植机制，包括寄存器描述、指令集描述、汇编输出等移植机制的各个方面，然后给出实现ARM后端移植的具体工作细节，最终实现了LLVM架构对ARM处理器后端的支持。     

一种新的应用于并行数字仿真的电路划分算法

为减少仿真的时间,并行仿真技术广泛应用于大规模集成电路的计算.研究发现为并行仿真所做的电路划分对提高仿真速度有相当重要的作用.该文提出一个新的多层启发式的拓扑电路划分算法,展示了将该算法应用于一个实际的电路并行仿真系统(Discovery)所获得的仿真加速.该算法主要着眼于平衡计算负载,减少整个仿真网络通信量这两方面来提高仿真系统的性能.试验结果表明该算法比其他的电路划分算法取得了更好的性能提高.     

GRCC:一种通用可重构协处理器

描述了一种改进型可重构处理器--GRCC(General Reconfigurable Coprocessor).该处理器能够使用一般通用RISC处理器的协处理器接口,通过与通用处理器的协处理器指令通信,达到辅助主处理器进行大规模密集计算的目的.着重介绍了DCT算法在GRCC中的映射与实现,仿真结果显示,GRCC能达到6倍以上于通用处理器的性能,并在实现复杂度、运行效率与通用性中达到了一个权衡.     

基于Pike的模拟/仿真一体化环境

文章介绍了一种模拟，仿真的一体化环境。它在UNIX环境下，基于Pike语言。实际证明,它是一种有效的统一验证环境。它可以大大简化SoC验证的复杂性。对提高SoC设计验证工作的效率，缩短整个SOC设计周期,缩短产品上市时间具有重要意义。     

有限状态机的Verilog设计与研究

本文研究了用Verilog实现有限状态机的各种不同的编码方式和描述风格，并从综合，毛刺，面积，速度这几方面研究了不同实现方式的利弊。最后，以SoC芯片中DMA Arbitor有限状态机为例，我们用Design Complier（DC）对七种设计进行了综合，并分析了综合后的面积和时延信息。     

一种基于预比较的低功耗高速缓存设计

介绍了一种采用预比较方法的高速缓存结构。通过标志段的预比较来避免对无关标志段和数据段的访问以降低访问功耗。并引入反相时钟来优化其访问时序，使平均访问延时少于一个周期。实验显示，在保持命中率的基础上，对测试程序的访存优化表现出很好一致性，且功耗优势随相联度增加而增大。相比预测型结构，在8路相联度下平均有28．5％的功耗降低。     

用于无线唤醒的超高频倍压整流电路设计

针时zigBee,蓝牙等设备的无线唤醒应用,提出了超高频倍压整流电路的分析模型.该模型考虑了接收信号强度,二极管参数,倍压整流电路级数以及负载阻抗等主要电路元件参数.利用该模型能准确计算使得电路性能最优化所需的元件参数并节省设计时间,模型的计算结果与Hspice仿真结果吻合.利用该模型计算得出的元件参数设计无线唤醒电路,仿真结果表明,当输入信号的频率为2.4GHz、功率为-37dBm,负载为200MΩ反相器时,几十微秒内输出电平可以达到Ⅳ,可应用于现有的无线设备中,产生直接的经济效益.     

一种可变块运动估计结构的优化设计

为支持主流视频编码标准对可变块运动估计（VBSME）的要求,提出一种基于二维脉动阵列的可变块运动估计结构,该结构具有数据重传次数少,存储器带宽要求低,性能高的特性。针对该结构中的大量延迟寄存器开销问题,使用了基于数据流的AON网络模型和动态规划算法,对结构进行了分析,得到了优化的结果。     

基于FPGA的三角形光栅化模块

针对如何使用硬件实现三角形光栅化,提高三角形光栅化速度,提出一种集裁减与填充于一体的三角形光栅化算法。在算法中扫描与采样算法相互独立,可以根据不同应用替换相应的采样算法。使用基于Xilinx Virtex 2P XC2VP30的FPGA平台的硬件方法实现了该算法。实验结果表明,在FPGA板上实际运行时,约2 500 ns就可以光栅化一个边长为5像素的等边三角形。     

基于ESL方法的DSP微处理器行为模型设计

结合ESL中事务建模的方法,提出一种DSP微处理器周期精确的行为模型的建立方法。该模型描述DSP处理器设计中内部各子模块的功能划分、流水线的组织及指令的周期行为等关键问题。借助ESL仿真工具,用户可以方便地观察到处理器模型的内部操作,简化了对设计的理解,为逻辑设计和功能验证提供了参考依据,加快了处理器设计与验证的进程。