TEA密码算法的VLSI实现

提出了两种实现 TEA的结构 ,并采用其中一种结构设计了 TEA加解密处理器电路模块 ,将其成功地应用在非接触的智能 IC卡中 .该加解密处理器硬件模块可分别实现加密和解密运算 ,循环迭代次数具有可编程特性 .该处理器模块占用较小的芯片面积 ,具有很小的功耗 ,可以方便地与 8位微处理器连接 ,适用于各种嵌入式系统中 .     

片上系统设计中可测性设计的完备性

随着片上系统的日益复杂,在设计流程中解决可测性问题是至关重要的。本文阐述了DFT中的一些新方法以解决此问题。     

一种DC-DC升压转换器中的误差放大器的设计

结合DC-DC升压转换器的工作原理,从系统稳定性和负载调整率要求的角度出发,提出了一种新颖的设计方法,以确定误差放大器的主要结构和基本参数.与传统的误差放大器相比,该设计加入了动态电路部分,减少了环路的响应时间.另外,改进的电压移位部分不仅减小了芯片的面积,而且简化了误差放大器的设计.文中设计使用0.5μm-BCD工艺对整个升压转换器系统进行了模拟,并在各种工作条件下对系统进行仿真,得出了理想的仿真结果.     

汉字识别专用集成电路测试方法研究

本文扼要阐述了汉字识别专用集成电路THGA3640的原理和功能。通过分析该电路的逻辑功能,给出测试此类电路的故障模型、测试算法和测试方案,提出了算法测试反写响应法的测试方法AUTRWM(Algorithms Used forTesting and Rewriting Method)。作者应用这种方法得到了一套可信的测试码和比较可信的预期输出测试集和测试图案。通过对该电路大量芯片测试,表明效果较好。     

适用于VLIW数字信号处理器的功能验证策略

由于数字信号处理器结构的复杂性，对于数字信号处理器的验证一直是一个很大的挑战。构建一个基于模拟形武的数字信号处理器验证系统，该系统采用测试向量产生工具μGP产生高效率的验证向量。并将硬件设计的模拟结果与周期毁精确的模拟器产生的结果进行比较来验证数字信号处理器的正确性。采用诙平台对一个九级流水线的超长指令字结构数字信号处理器进行验证，可以在4000条指令内达到99％以上的代码语句覆盖率。     

一种1.8 V 4.8 GHz 0.9 mW 0.18 μm CMOS分频器

给出了一个电源电压为1.8 V、功耗为0.9 mW的4.8 GHz二分频器。该分频器采用基于反转触发器(TFF)的电路结构,使用动态负载,输出I、Q两路正交信号。对设计的电路采用标准UMC 0.18μm CMOS工艺进行了仿真,结果表明,该分频器工作频率可达6.5 GHz。     

一种低功耗、高线性、双正交可调谐CMOS上变频混频器

针对便携式无线发射机的应用，给出了一种低功耗、高线性、双正交可调谐上变频混频器，采用双正交结构降低了电路对正交信号产生器失配的灵敏度。通过调节混频器的增益降低了电路对混频器增益失配的灵敏度，从而可以实现较高的镜像信号抑制。给出了该混频器应用于2．4GHz WLAN的电路拓扑，并使用UMC 0．18μm CMOS工艺作了仿真。在1．8V工作电压下，该混频器输出1dB压缩点为3．3dBm，功率转换增益为0．2dB，而功耗只有2．6mW。     

基于嵌入式内核SOC IDDQ可测试设计方法

由于电路门数增大和晶体管亚阈值电流升高，导致电路的静态漏电流不断升高，深亚微米工艺SOC(系统芯片)IC在IDDQ测试的实现方面存在巨大挑战．虽然减小深亚微米工艺亚阈值漏电开发了许多方法，如衬底偏置和低温测试，但是没有解决因为SOC设计的规模增大引起漏电升高的问题．首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念．然后制定了一系列适合于SOC的IDDQ可测试设计规则．最后提出了一种通过JTAG指令寄存器控制各个内核电源的SOC IDDQ可测试设计方法．