基于FPGA的深空测量系统设计

本文简要介绍了在深空探测应用中广泛使用的Delta-DOR测量方法。讨论了深空探测系统中的Delta-DOR接收机的硬件设计和架构。其中涉及到混频器,PLL及FPGA的选型与设计,包括前端模拟部分设计,时钟系统设计和数字接收机部分的设计,着重探讨了数字接收机中的FPGA实现,包括使用FPGA完成数字下变频,FIR滤波等数字信号处理操作的介绍。最后探讨了目前深空探测用的宽带测量系统的发展现状。     

数字校对技术在高速ADC设计中的应用

随着高速ADC精度和速度的不断提高。由运放和采样电容、比较器等引入的各种非线性误差将严重影响高速ADC的性能。本文针对各种非线性误差基于校对数字技术的基本思想以及相应的算法。对近几年数字校对技术在高速ADC中的应用和发展作了总结。最后对数字校对技术的发展趋势进行了分析。并对这一领域进行了展望。     

基于ΣΔ调制的4 GHz比特流加法器

对传统的基于ΣΔ调制的比特流加法器模型用流水线结构加以改进,使其在高频时可以正常工作。芯片采用源极耦合逻辑进行晶体管级设计,以提高其工作频率。芯片使用TSMC的0.18 μm CMOS 工艺流片,面积为475 μm×570 μm。在FPGA上设计了一个全数字ΣΔ调制器以测试芯片。测试结果表明芯片满足功能和性能的设计要求,芯片可以在高于4 GHz的时钟频率下工作。对比特流加法器的噪声性能用理论和实验结果进行了分析和比较。     

水声通信网若干问题的探讨

1前言 在海洋水文资料的收集、海洋运输航道的检测、海洋渔业资源的调查、矿业资源(石油、天然气)的勘探和开发中,传统的收集海底数据的方法是把传感器放到海底,过一段时间把设备从海底取上来取数据,这样的信息不仅不及时,而且一旦设备损坏将使数据丢失.但是如果通过水下通信网就可以把数据及时可靠的传到陆地.由于海洋环境多变和危险性,无人深潜器和水下智能机器人得以应用,它们通常要在大范围内移动,因此更需要水下通信网以便对它们进行及时的控制和信息的收集:现代海战,海底战场作为"四维战争"中重要组成部分,具有极其特殊的战略地位和极其重要的军事价值.在本国海域建立水下战场的通信网和预警网将是国防建设的必须面对的问题.因此水下通信网的研究具有重大意义.     

快速滴定豆浆中蛋白质

现行牛奶、豆浆中蛋白质的测定,多用凯氏定氮法。该法手续繁杂,花费时间多。Mukherjee、郝俊等提出用十二烷基硫酸钠(SDS)直接滴定酸化稀释后的牛奶,该法具有简便、迅速、可靠的优点。在此基础上,我们又将该法试用于豆浆中蛋白质的测定,结果满意。一、主要试剂 1.0.2％SDS溶液:准确称取干燥的(SDS粉末预先在硅胶干燥器中放24h)十二烷基硫酸钠(Sodium dodecylsulphate)2.000g于1000ml容量瓶中,用蒸馏水溶解     

具有稳定工作状态的无线接收用超再生振荡器

介绍了一种用于无线接收机的具有稳定工作状态的超再生振荡器.这一超再生振荡器的起振时间被由超再生振荡器、高效率包络检波器和高精度电荷泵等构成的类似于锁相环的环路锁定在某一固定状态上.文中建立了环路的离散模型,分析了环路的稳定性,并介绍了主要的模块电路.该振荡器采用0.5μm CMOS工艺实现,工作在315MHz/433MHz的工业、科学和医药(ISM)频率段,电源电压为2.5～5.5V测试结果显示,振荡器的起振时间与工艺、温度、工作频率和电源电压等无关.     

具有稳定工作状态的无线接收用超再生振荡器

介绍了一种用于无线接收机的具有稳定工作状态的超再生振荡器.这一超再生振荡器的起振时间被由超再生振荡器、高效率包络检波器和高精度电荷泵等构成的类似于锁相环的环路锁定在某一固定状态上.文中建立了环路的离散模型,分析了环路的稳定性,并介绍了主要的模块电路.该振荡器采用0.5μm CMOS工艺实现,工作在315MHz/433MHz的工业、科学和医药(ISM)频率段,电源电压为2.5～5.5V测试结果显示,振荡器的起振时间与工艺、温度、工作频率和电源电压等无关.     

口袋虚拟实验室的设计

本文结合虚拟仪器技术,设计了一种高性价比的高可靠、小体积、低成本的口袋实验室,介绍了其硬件设计思路.基于口袋实验室,可以实现示波器、信号发生器、电源、逻辑分析仪等多种实验仪器,让学生将实验室装进口袋,随时随地能够进行实验,为学生学习电类基础课程提供了一个有力的辅助工具.     

浅谈Routh-Hurwitz判据中的若干应用

本文从Routh-Hurwitz数列的原理出发,讨论了其在“信号与系统”课程中系统稳定性判断时的应用.作为课题讲解的难点,笔者着重讨论了Routh数列全零行出现的原理.这是在本课程关于系统稳定性分析中让诸多学生感到困惑和难以理解的一个问题,本文利用辅助多项式与偶次多项式,使上述问题的讲解明朗化.     

CMOS工艺下基于ΣΔ调制的4 GHz比特流乘法器设计

An integrated circuit design of a high speed multiplier for direct sigma-delta modulated bit-stream signals is presented. Compared with conventional structures, this multiplier reduces the circuit-loop delay of its sub-modules and works efficiently at a high speed. The multiplier＇s stability has also been improved with source coupled logic technology. The chip is fabricated in a TSMC 0.18-μm CMOS process. The test results demonstrate that the chip realizes the multiplication function and exhibits an excellent performance. It can work at 4 GHz and the voltage output amplitude reaches the designed maximum value with no error bit caused by logic race-and-hazard. Additionally, the analysis of the multiplier＇s noise performance is also presented.