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随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性.为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL).该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构.利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态.详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch,LCTNUT,TNUTL,TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%.相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性. 相似文献
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快速增长的功耗是 VLSI 设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显著增大。 为了有
效降低功耗,提出了一种基于 C 单元的抗干扰低功耗双边沿触发器 AILP-DET,结构采用快速的 C 单元,不仅能够阻塞输入信号
存在的毛刺,阻止触发器内部冗余跳变的发生,降低晶体管的充放电频率;而且增加了上拉-下拉路径,降低了其延迟。 相比现
有的双边沿触发器,AILP-DET 只在时钟边沿采样,有效降低了功耗。 通过 HSPICE 仿真,与 10 种双边沿触发器相比较, AILP-DET 仅仅增加了 7. 58%的延迟开销,无输入毛刺情况下总功耗平均降低了 261. 28%,有输入毛刺情况下总功耗平均降低了
46. 97%。 详尽的电压温度波动分析表明,该双边沿触发器对电压、温度等波动不敏感。 相似文献
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随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性。为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL)。该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构。利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态。详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch, LCTNUT, TNUTL, TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%。相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性。 相似文献
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现阶段随着CMOS工艺特征尺寸的减小,电路中可能会发生单粒子翻转(Single Event Upset,SEU)的敏感节点之间的距离在不断减小,发生一颗高能粒子引起多个节点同时发生翻转的事件概率正逐渐上升。为了提高电路的可靠性,基于抗辐射加固设计方法,提出了一种能够容忍两个节点同时发生翻转的锁存器。该锁存器以双输入反相器(Double-input Inverter,DI )单元作为核心器件,并且在 DI 单元之间采用了交叉互联的连接方式,减少了器件个数的使用。与传统的具有容错能力的锁存器相比,所提出的结构不仅具有良好的抗双点翻转能力,而且在功耗、延迟以及功耗延迟积(Power Delay Product,PDP)方面都有很大的优势。该结构可靠性高、性能优良,在提高芯片的可靠性方面具有重要意义,有实用价值。 相似文献
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电感耦合等离子体(ICP)刻蚀是目前集成电路与微机电系统制造的关键工艺之一.利用一种改进的复合交替深刻蚀(TMDE)模型对ICP深反应离子刻蚀(Deep-RIE)进行了工艺仿真建模.根据深反应离子刻蚀中Footing效应的实验特征,提出了针对这一现象的表面描述方程,并借助实验手段确定了该表面描述方程中的参数,从而为模型添加了一种简单有效的Footing效应模拟模块.最后对Deep-RIE和Footing效应刻蚀表面进行模拟,验证了模型的有效性和可用性. 相似文献
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当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器。在该双边沿触发器中,采用了钟控CMOS技术C单元。一方面,C单元能有效阻塞输入信号存在的毛刺,防止触发器锁存错误的逻辑值。另一方面,钟控CMOS技术可以降低晶体管的充放电频率,进而降低电路功耗。相比其他现有双边沿触发器,该双边沿触发器在时钟边沿只翻转一次,大幅度减少了毛刺引起的节点冗余跳变,有效降低了功耗。与其他5种双边沿触发器相比,该双边沿触发器的总功耗平均降低了40.87%~72.60%,在有毛刺的情况下,总功耗平均降低了70.10%~70.29%,仅增加22.95%的平均面积开销和5.97%~6.81%的平均延迟开销。 相似文献
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针对硬件木马检测的旁路信号分析法中需要黄金模型、受工艺扰动影响大的问题,提出了一种基于温度传感器的硬件木马检测方法。采用抗工艺扰动设计使温度传感器受工艺扰动的影响程度低。将温度传感器植入芯片内部相似结构(存储单元、功能相同的模块等),读取温度传感器的频率信息,通过简单异常值分析法与差值分析法比对相似结构的频率差异,实现了硬件木马的检测。该方法既有效克服了工艺扰动的影响,又不需要黄金模型。温度传感器输出频率在最极端工艺角下的工艺扰动仅为9%。在SMIC 180 nm CMOS工艺下对高级加密标准(AES)电路的木马检测进行了验证,结果验证了该方法的有效性。 相似文献
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提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。 相似文献