RTL和门级结合的处理器时延测试产生方法

针对处理器的数据通路中的通路时延故障,提出一种基于指令集的处理器时延测试产生方法．对于每条指令提取出状态矩阵,并基于状态矩阵将通路分为功能不可测（FUPs）和潜在功能可测的（PFTPs）．对PFTPs记录潜在测试指令（序列）组合,提取控制和数据约束,在门级进行有约束的非强健时延测试产生．最后的测试指令由控制指令（序列）＋潜在测试指令（序列）＋观测指令（序列）构成．     

面向存储器核的内建自测试

存储器内建自测试是当前针对嵌入式随机存储器测试的一种经济有效的途径。它实质是BIST测试算法在芯片内部的硬件实现,形成“片上BIST测试结构999作为E-RAM核与芯片系统其他逻辑电路的接口,负责控制功能,实现片上E-RAM的自动测试。根据一个实际项目,本文介绍了MBIST的整体设计过程,并针对测试开销等给出了定量和定性的讨论。     

测试数据压缩和测试功耗协同优化技术

提出一种新的压缩编码——Variable-Tail对测试数据进行压缩,建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法,利用该算法不仅能提高测试压缩率,而且能降低测试时待测电路上损耗的功耗,理论分析和ISCAS85,ISCAS89电路的实验结果验证了文中编码和算法的有效性。     

并行反馈内置自测试设计方案

本文提出一种并行反馈式内置自测试设计结构,这是对[1][2]中所述方案的改进。状态转移图的拓扑结构分析结果表明:这是一种有效的自测试结构。文中探讨了输出特征的混淆问题,给出了适用于所述BIST结构、能减小和消除特征混淆的解决方案。     

集成电路中冒险的检测和消除

CMOS集成电路中的冒险现象会增大电路的功耗,所以对集成电路中冒险的检测和消除的研究十分重要。文章分别对集成电路中原始输入单跳变,和多跳变两种情况下产生的冒险现象进行了研究,提出了检测和消除冒险的方法。文章的方法可以在非常短的时间内检测出电路中可能产生冒险的点,对于单个原始输入跳变的情况可以通过增加很少的电路开销来消除一部分冒险点。     

结合ATPG和SAT的无界模型检验前像计算方法

提出一种无界模型检验的前像计算方法,该方法有效地结合ATPG和SAT引擎,充分利用引擎各自的优点.SAT用来判断是否已经穷尽所有解;每次SAT枚举出一个前像解后,采用一个专门的ATPG过程减少状态变量上的赋值,从而减少前像解的总个数,加快后面的不动点迭代处理.最后通过在ISCAS89和ITC99电路上的实验证明了文中方法的有效性.     

应用Variable-Tail编码压缩的测试资源划分方法

测试资源划分是降低测试成本的一种有效方法.本文提出了一种新的有效的对测试数据进行压缩的编码:Variable-Tail编码,并构建了基于该编码的测试资源划分方案.文章的理论分析和实验研究表明了采用Variable-Tail编码能取得比Golomb编码更高的压缩率,针对多种模式下的测试向量均能提供很好的压缩效果,解码器的硬件也较易实现.文章还提出了一种整合不确定位动态赋值的测试向量排序算法,该算法可以进一步提高测试压缩率.文章最后用实验数据验证了所提编码和排序算法的高效性.     

一种低功耗BIST测试产生器方案

低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案，该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑，对LFSR的输出和时钟进行调整，从而得到了准单输入跳变的测试向量集，使得待测电路的平均功耗大大降低，给出了以ISCAS'85/89部分基准电路为对象的实验结果，电路的平均测试功耗降幅在54．4％－98．0％之间，证明了该方案的有效性。     

SOC测试数据的编码压缩技术

文章介绍了一种基于测试向量集的压缩／解压缩方法，目的在于弥补SOC测试中,测试设备存储容量不足的问题，分析了三种不同的编码方案，并从压缩率和解码电路的规模对它们作了比较，得出了使用Golomb编码来进行测试向量压缩／解压缩是简单而又行之有效的方法的结论。文章还给出了一个有效的最小海明距离排序算法，大大的提高了测试数据的压缩率。     

测试向量中未确定位对测试功耗优化的影响

文章通过调整测试向量未确定位的数目，来考虑测试向量中未确定位对测试功耗优化的影响。ISCAS85和ISCAS89电路集的实验结果表明：无论对于组合电路还是时序电路，随着测试向量中未确定位数目的增加，未优化测试功耗有明显的降低，同时对于本文所考察的三种测试功耗优化方法，它们的优化效果均有明显的改善，其中海明距离优化方法的优化效果改善最大，当未确定位数目增加到90％以上时，可以用海明距离优化方法替代另外两种耗时的优化方法，直接到CMOS VLSI时序电路测试功耗进行优化。