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71.
SoC测试中低成本、低功耗的芯核包装方法 总被引:1,自引:1,他引:0
提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗. 相似文献
72.
针对可观测性语句覆盖准则的RTL激励生成 总被引:1,自引:0,他引:1
传统的语句覆盖准则只考虑语句的可控制性,忽略其可观测性,这可能导致表面上很高的覆盖率数据所蕴含的可信度不高.鉴于此,可观测性覆盖评估准则被提了出来.随着设计规模不断加大,该准则变得越来越重要.首先提出一种可观测性信息的表征方式以及可观测性判定规则,在此基础上,提出一种针对可观测性语句覆盖准则的RTL激励生成方法.这是一种基于模拟的方法,它以所有未观测语句的分布作为启发式信息,指导激励生成.实验结果显示,提出的方法是高效的. 相似文献
73.
74.
一种有效的低功耗扫描测试结构——PowerCut 总被引:1,自引:0,他引:1
扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构--PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗. 相似文献
75.
动态内存错误的静态检测 总被引:1,自引:0,他引:1
内存泄漏、空指针引用等动态内存错误在C,C 等支持动态内存操作的程序中普遍存在.在程序中,动态内存管理错误是导致动态内存错误的根本原因.动态内存错误的静态检测方法是在对程序进行静态分析的基础上,应用路径别名分析方法,确定动态内存变量之间存在的过程内和过程间的路径别名关系,在此基础上对程序中违反动态内存管理模式的动态内存操作进行分析,以确定程序中存在的动态内存错误. 相似文献
76.
相变存储器(PCM)作为一种新型的非易失性存储器有望替代DRAM.针对PCM在视频应用中的使用,考虑到图像中亮度数据比色度数据更为重要,为了减少PCM的写操作能耗,延长写寿命,提出一种双阈值的近似写方法.首先分别为亮度数据和色度数据设置一个阈值寄存器,在对PCM进行写操作时根据不同的数据选择不同的阈值;然后将阈值和新旧数据之间的绝对差值进行比较,当绝对差值小于或等于阈值时禁止PCM的写操作,否则只对PCM有变化的数据位进行更新.实验结果表明,该方法能够以较低的硬件开销有效地减少PCM的写操作,且可以灵活地在写操作减少量和视频质量之间进行权衡. 相似文献
77.
包分类对于支持如防火墙、攻击检测、差分服务等网络应用有着重要的意义.研究人员对此做了大量研究.其中基于Srinivasan提出的元组空间思想的算法都存在着不能够通过预查找的方法直接定位匹配规则的元组的问题,因此此类算法的平均查找性能不稳定.针对两维包分类,提出了将元组划分为子元组的准则,满足准则的子元组可以根据3个独立的一维查找结果确定是否包含匹配规则,通过消除不必要的元组查找来提高查找速度和获得稳定的查找性能. 相似文献
78.
利用内容可寻址技术的存储器BISR方法 总被引:1,自引:0,他引:1
随着缺陷密度的增加,在存储器中设计冗余行或冗余列替换有缺陷的存储器单元已成为提高存储器成品率的常用方法.然而基于冗余行或冗余列的修复方法不仅对冗余资源的利用率较低、冗余分析算法较复杂,且受限于存储器生产厂商提供的冗余资源结构.针对此,提出了利用内容可寻址技术结合冗余行和冗余列来修复存储器的方法.该方法中,内容可寻址存储器不仅用于存储修复信息,还被用于当作冗余字替换故障字实现字修复,而冗余行和冗余列则分别用于修复行或列地址译码故障;并在译码逻辑输出端设计控制电路,避免对已修复的故障字进行访问.文中方法简单易行、面积开销小、利于扩展且修复效果好.实验结果表明,该方法在获得同样修复效率的情况下,冗余资源和内容可寻址存储器面积开销最小约为已有二维冗余修复方法的20%. 相似文献
79.
无线传感器网络的广播时间同步算法 总被引:1,自引:0,他引:1
基于包交换机制,利用无线信道的广播特性和捎带技术减少同步报文个数;对包时间信息进行缓存并采用最小方差线性拟合方法平滑同步误差抖动.模拟结果表明,在Mica2上单跳平均同步精度达到约57μs.最后与类似算法进行了性能比较. 相似文献
80.
考虑工作负载影响的电路老化预测方法 总被引:1,自引:0,他引:1
晶体管老化效应已成为影响集成电路可靠性的重要因素.文中基于晶体管老化效应的物理模型,提出一种电路老化分析框架来预测集成电路在其服务生命期内的最大老化.首先计算出在最坏操作情况下电路老化的上限值;随后通过考虑工作负载和电路的逻辑拓扑对老化效应的影响,采用非线性规划求得会导致最大电路老化的最差占空比组合.实验结果表明,与同类方法相比,该老化分析框架对电路老化的预测具有更高的精度,更接近于电路在实际工作条件下的老化情况. 相似文献