RevivePath: Resilient Network-on-Chip Design Through Data Path Salvaging of Router

Network-on-Chip （NoC） with excellent scalability and high bandwidth has been considered to be the most promising communication architecture for complex integration systems. However, NoC reliability is getting continuously challenging for the shrinking semiconductor feature size and increasing integration density. Moreover, a single node failure in NoC might destroy the network connectivity and corrupt the entire system. Introducing redundancies is an efficient method to construct a resilient communication path. However, prior work based on redundancies, either results in limited reliability with coarse grain protection or involves even larger hardware overhead with fine grain. In this paper, we notice that data path such as links, buffers and crossbars in NoC can be divided into multiple identical parallel slices, which can be utilized as inherent redundancy to enhance reliability. As long as there is one fault-free slice left available, the proposed salvaging scheme named as RevivePath, can be employed to make the overall data path still functional. Furthermore, RevivePath uses the direct redundancy to protect the control path such as switch arbiter, routing computation, to provide a full fault-tolerant scheme to the whole router. Experimental results show that it achieves quite high reliability with graceful performance degradation even under high fault rate.     

基于组合解压缩电路的多扫描链测试方法

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链.该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数.实验结果表明,它能有效地降低测试数据量.此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点.     

集成电路高层故障模型间关系分析方法

集成电路的测试变得日益重要,传统的门级测试虽然效果很好,但是随着电路规模的增大而面临着测试时间太长的困境.高层测试可以很好地缓解测试时间过长的问题,但最大的困难是缺少恰当的故障模型.通过对高层故障模型与门级固定型故障模型间关系可以建立高层故障模型的评估规则,在该规则下可以再对高层故障模型间关系进行分析,以确定彼此间的覆盖关系.归纳模型间的互相覆盖以确定彼此是否包含,这有助于对高层故障模型进行评估,寻找能够对应逼近门级固定型(stuck-at)故障模型的高层故障模型序列,该模型序列有望指导新的测试生成.最后,以对ITC99中标准时序电路的实验来说明该理论方法.     

冒险共振现象及其在CMOS电路最大功耗估计中的应用

随着集成电路工艺的不断提高，CMOS电路规模不断增大，功耗成为集成电路设计主要指标之一。文章首先以多位比较器为例，阐述了存在于部分多位电路功能块中的冒险共振现象；然后给出其在VLSI电路最大功耗估计中的应用。ISCAS85电路集实验结果证实了文章思路的有效性。     

一种遵循IEEE 1149.1标准的可测试性设计结构

IEEE ll49．1(也称JTAG)是支持芯片边界扫描的国际标准，提供了统一的测试访问端口。如今，它已成为芯片必不可少的一种“开销”。本文通过定制JTAG逻辑，以求用最少的开销，最简单灵活的方式来管理各种DFT逻辑。     

无界模型检验中融合电路信息的SAT算法研究

针对从电路转化而来的SAT问题.通用SAT求解器存在一个缺陷-电路互连信息的缺失,这是造成很多无关推导的根源.文中提出了一个统一的基于CNF数据结构的电路SAT无界模型检验框架.首先作者提出了定值子句的概念,利用这一概念可以在CNF结构中保存电路的互连信息,在搜索过程中更早地识别可满足解,减少不必要的搜索.其次,文中提出了在CNF结构上的状态变量赋值精简方法,摆脱了以往基于SAT的无界模型检验中这一步骤对门级电路结构的依赖.实验数据表明,利用文中方法进行前像计算能够取得明显的加速.同时,文章比较了两种搜索顺序在多时帧搜索中的效果.实验结果表明利用文中方法可以验证传统模型检验方法难以验证的复杂电路属性.     

降低时延测试功耗的有效方法

研究时延测试（应用）中的功耗问题，提出一种降低时延测试功耗的测试向量排序方法，该方法利用时延测试向量对之间的海明距离为测试向量对排序，实验研究表明，在不同降低时延故障覆盖率的前提下，测试功耗平均降低90％。     

基于体系结构的软件可靠性参数早期预测

在对组成软件系统的组件间关系进行分析的基础上,提出了基于组件间关系的软件可靠性的数学模型,该模型给出了在已知组件的可靠性和平均无故障运行时间的基础上计算系统可靠性的方法。通过各组件对系统可靠性的影响分析,给出了改善系统可靠性的方案。     

SoC总线串扰的精简MT测试集

多跳变(MT)故障模型是一种有效的总线串扰故障模型,可以测试由电容和电感导致的串扰故障,但是MT的原始测试集存在严重的向量冗余.通过分析MT原始测试集向量冗余的3类情况,利用欧拉回路对测试向量进行组合优化,得到MT精简测试集,同时不损失MT故障覆盖率;还设计了MT故障模型的软件自测试程序来实施MT精简测试集,用于实速在线检测串扰故障,而不需要使用高速测试仪.实验结果表明,采用MT精简测试集可以有效地减少总线串扰测试的时间和向量存储开销.     

木本植物灌木在引滦边坡生态防护中的应用

水利工程建设给自然界留下大量裸露的边坡，导致生态环境恶化。本文借助引滦入津工程边坡生态现状，探讨了边坡生态防护的理论，在分析生态防护现状的基础上，论述了灌木在边坡生态防护中的重要性。