基于“包-电路”交换的双环片上网络设计

针对包交换片上网络(NoC)在大量数据通信情况下性能较差的弱点,提出了一种基于“包-电路”(PCC)交换的环形拓扑结构片上网络(DRNoC)设计架构。首先这种双环形拓扑结构由内外两环构成,可实现环内或环间双向通信,环上节点数目可拓展。其次DRNoC路由器通道可配置为桥节点或环节点路由器两种类型,相比于2D-Mesh型通道数减少,结构更加简单,资源消耗更少。最后提出了针对DRNoC的双环动态路由算法(DDRA),该算法无需在每个路由节点都进行输出方向的译码判断,在头包建立受阻时,根据网络情况选择其他路由路径,最大程度保证数据同环传输基础上跨环传输,有降低头包建立的等待时间,提高吞吐率。实验表明,在大量数据通信情况下,搭载DDRA算法的DRNoC的硬件资源开销降低的同时能够降低网络平均包延时提升平均吞吐率,有效地改善了网络性能。     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

实验／验证工作组及其颁布的I／V12．1规范

系统芯片产业的快速发展，需要有成功的IP市场的支持，因此，IP数据格式的标准化就成为摆在整个产业界面前最首要的问题之一，文章通过对VSIA实现／验证开发工作组及其所颁布I／V2．1规范的详细介绍，论述了VSIA如何解决在SoC设计和验证过程不同来源和不同层次上IP数据及其格式统一的问题。     

兼顾热优化的TSV容错设计

针对容错技术带来的超负荷、过热等问题,在兼顾热优化的前提下,提出利用冗余链路代替故障链路实现容错功能,把原硅通孔(TSV)的信号轮流绕行到空闲冗余通道的设计。这种方式可以有效的减少了热不均衡问题,降低了原通道上的通信量。且在通信量越大的通道中越明显,同时提高冗余配置比可以改善热优化效果。当冗余配置比为64∶8,通信量为16Mbit/s时,所有原TSV链路的温度相对于无优化时均有降低约4.8%,当冗余配置比为64∶16,通信量为64Mbit/s时,降低了约15.7%。     

一种高性能极化码SC译码器设计

针对极化码SC译码器存在的高延时、低吞吐率、低资源效率等问题,文中提出了一种高性能SC译码器硬件架构。通过剪枝冻结比特结点的方式化简SC译码二叉树,设计跨周期的PE单元存储模块,并在译码最后一个阶段利用2b-SC算法,保证译码器具有较低的延时和较高的吞吐率。采用资源复用的方法,提高译码器资源效率。测试结果表明,文中所提出的译码器周期为330,吞吐率为388.85 Mbit·s^-1,资源效率为2.204 Mbit·s^-1·kGE^-1。与其他SC译码器的对比试验表明,该高性能SC译码器的延时、吞吐率、资源效率均得到了有效改善。此外,该译码器的功耗较低,应用前景良好。     

基于总线的片上多处理器SoC仲裁算法研究

为了探寻在不同的系统负载和系统约束下选择最佳的仲裁算法方案,本文以固定优先级、轮转优先级、混合优先级、加权随机算法4种仲裁算法为载体,在一个包括操作系统在内的软件支持的可配置的片上多处理器系统平台中,研究不同类型通讯任务要求下对系统性能的影响.以任务完成时间为标准得出以下结论(1)独立任务下带OS的MPSoC采用可调的加权随机仲裁算法性能最好;(2)流水线任务下不带OS的MPSoC采用轮转优先级仲裁算法性能较佳;(3)在不同类型的通讯任务下轮转优先级算法表现稳定;(4)总线负载较重的情况下混合优先级算法表现出色.另外,本文还对仲裁算法对系统实时性的影响进行了阐述.     

WiNoC中EF-ACK容错无线接口设计

无线片上网络中的无线信道面临着严重的可靠性挑战,无线路由器的容错设计对整个片上网络的传输效率有着较大的影响.本文提出一种EF-ACK容错无线接口设计,将多条确认信息配置在一个数据包内,通过无线信道传递确认信息数据包;在无线接口处设立重传数据缓冲区,以更高效的方式确认数据以及控制错误数据包的重传;另外,提出了基于网络状态的编解码控制,在网络情况较差时用BCH编码的方式提高数据的鲁棒性.实验表明,本文方案使用了较小的额外面积和功耗开销,高效地完成了对于数据的无线确认反馈,且在错误率较高时,可以保证网络中较低的网络延迟和较高的饱和吞吐量,大大提高了网络的性能.     

实现/验证工作组及其颁布的I/V1 2.1规范

系统芯片产业的快速发展,需要有成功的IP市场的支持。因此,IP数据格式的标准化就成为摆在整个产业界面前最首要的问题之一。文章通过对VSIA实现/验证开发工作组及其所颁布I/V12.1规范的详细介绍,论述了VSIA如何解决在SoC设计和验证过程不同来源和不同层次上IP数据及其格式统一的问题。     

一款基于多处理器片上系统的动态自适应仲裁器

随着深亚微米工艺技术的发展,同一芯片上集成多个处理器得以实现.通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降,提出一款算法简单的动态自适应仲裁器,它可以自动调节各个处理器占据的总线带宽,避免饥饿现象,基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了68%的任务完成时间,缩短了78%的总线等待时间,并且能更好地控制各处理器的总线带宽.     

基于周期分割的复合式倍频器设计方法

本文通过将基于周期分割的时钟倍频方法和ADPLL方法结合起来,将ADPLL中的鉴相和滤波方法引入到周期分割方法中,通过修改误差补偿算法,提高了周期分割的误差精度,实现了复合的时钟倍频电路设计方法,进行了基于硬件描述语言的电路设计,并完成仿真验证.理论分析和实验表明,该方法比原有方法有较大的改进.