基于FPGA的Mean Shift跟踪算法实现

实际应用中对目标跟踪的实时性要求越来越高。针对这个问题,设计并实现一种基于FPGA的Mean Shift跟踪系统。针对FPGA硬件平台的浮点运算复杂度高的特点,对核函数和权重计算进行优化,使用定点运算替代浮点运算。在处理同样分辨率的视频/图像数据时,与通用CPU E7400相比,该系统可使得性能有很大的提升。采用此方法大大提高了Mean Shift跟踪算法的计算速度,满足实时性的要求。     

一种KNN算法的可重构硬件加速器设计

设计并实现了一种可快速运算基于哈尔小波变换的KNN(Knearest neighbors)算法且具备可重构能力的硬件结构.该硬件结构通过增减哈尔小波变换组件即可适应不同维度样本的哈尔小波变换;对同样维度样本的计算则可以通过调整并行度满足对逻辑资源和处理时间的不同需求,克服了现有软件KNN计算速度慢、硬件实现的KNN不够灵活的缺陷.通过在Xilinx VC707 FPGA开发板上实现该硬件结构,实验结果展示了不同维度及并行度下算法实现在逻辑资源耗费及运算时间方面的变化.此外,将该硬件结构作为一种高质量轮廓提取算法硬件加速器的纹理分类模块时,在保持计算准确度的情况下获得了远高于软件运行的速度.     

FPGA中网络通信协议栈的裁剪及其全硬件实现

针对基于FPGA的嵌入式系统中软件网络协议栈需要内置CPU的不足,阐述了采用全硬件方式实现网络协议栈的必要性,并提出了适合的网络通信协议栈裁剪方案.该协议栈包含精简的UDP、IP、以及MAC层驱动,可完成常规的网络通信.协议栈完全采用硬件描述语言编写,并在FPGA中实现.实验结果表明,该协议栈只占用2K逻辑资源,能以100Mbps的速率在FPGA与PC之间进行数据传输,为基于FPGA的系统调试及运行提供了一种简易的高速通信手段.     

基于FPGA的数字滤波器乘法模块改进

乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性.在数字滤波器理论及常见实现方法的基础上,介绍了能高效实现固定常系数乘法的分布式算法原理,给出了在FPGA中用查找表实现FIR滤波器的算法设计.在乘法设计模块中,根据分析结果对算法的实现进行了改进,给出了减小误差的设计方案.该设计借助仿真软件对该方案进行验证,其结果表明数字滤波器的实现方法减小了误差,其性能优于传统的数字滤波器.     

基于OpenCL的3DES算法FPGA加速器

在数字货币、区块链、云端数据加密等领域,传统以软件方式运行的数据加解密存在计算速度慢、占用主机资源、功耗高等问题,而以Verilog/VHDL等方式实现的现场可编程门阵列（FPGA）加解密系统又存在开发周期长、维护升级困难等问题。针对3DES算法,提出一种基于OpenCL的FPGA加速器设计方案。设计具有48轮迭代的流水并行结构,在数据传输模块中采用数据存储调整、数据位宽改进策略提高内核实际带宽利用率,在算法加密模块中采用指令流优化策略形成流水线并行架构,同时采用内核矢量化、计算单元复制策略进一步提高内核性能。实验结果表明,该加速器在Intel Stratix 10 GX2800上可获得111.801 Gb/s的吞吐率,与Intel Core i7-9700 CPU相比性能提升372倍,能效提升644倍,与NvidiaGeForce GTX 1080Ti GPU相比性能提升20%,能效提升9倍。     

可重构处理器中Mini-Cache的设计

合理利用Mini-Cache可以提高系统性能并降低功耗。在IntelXScale和StrongARM处理器中都采用了Mini-Cache技术。很多关于通过编译器及其它方法更好地使用Mini-Cache的研究正在进行。但目前对可重构处理器中利用FPGA片内资源设计Mini-Cache的研究为数不多。本文主要介绍了利用分布在FPGA可配置逻辑块中的DistributedRAM设计Mini-Cache的方法,该方法对于其它类型的RAM资源也同样适用。     

基于FPGA的图像卷积IP核的设计与实现

提出了一种基于FPGA的卷积运算IP核的设计方法.充分利用FPGA的并行体系架构和丰富的块存储资源采用规则的模块化的设计方法并兼顾可扩展的原则完成了二维图像卷积IP核的设计,实现了实时图像卷积运算中卷积窗口大小和卷积系数的灵活调整.这种新的卷积IP核在充分节约硬件资源的前提下很好地满足了实际的应用,使得卷积运算在图像处理应用中更加灵活方便.     

一种基于众核架构的稠密光流并行计算方法

光流法是计算机视觉中的一个基础性算法,可广泛应用于运动检测、运动估计、视频分析等领域。但高质量光流法最大的问题是计算复杂、速度慢,限制了它在实际系统中的应用。针对一种混合亮度和梯度模型的高质量光流法,为其设计了一种高效、可扩展的并行计算方法。通过在具有代表性的网络众核架构-Tilera上进行验证,对于分辨率为640×480的图片,提出的并行计算方法在具有36核的Tilera处理器上执行时间为0.80秒,比主频3.40 GHz的CPU i3-3240快2.56倍,但功耗不到其1/6。当用于嵌入式环境时,其速度比ARM9处理器快33倍,而功耗只有它的一半。实验表明该并行算法具有良好的扩展性,可通过选择不同核数的处理器满足系统对性能、功耗的综合需求。     

基于数字图像处理的拼毛比例分析

为解决毛纺企业拼毛工序中存在的经验性、耗时性问题,提出采用FCM算法统计拼毛毛条中各颜色纤维的比例,以提高拼毛效率。在利用扫描仪完成图像采集的基础上,首先将图像由RGB模式转换为均匀色彩空间L*a*b*模式,然后利用FCM算法对图像中的所有像素进行聚类分析,再对分类结果作统计分析得出各种颜色像素所占百分比,进而得出拼毛比例。另就图像扫描分辨率和扫描区域大小对测试结果的影响进行探讨。结果表明,采集图像其扫描分辨率在不低于3 000 dpi、扫描区域不小于40 mm×40 mm时,分析所得各颜色像素点的百分比才比较稳定,接近实际值。     

基于嵌入式Java处理器的高速图像处理

Java技术正越来越受到图像处理研究人员的关注,希望以此提升开发效率,增强可移植性。但软件方式的Java虚拟机运行速度慢、实时性差,无法满足图像处理复杂计算对性能的需求。为此,提出一种以硬件方式直接执行字节码的Java处理器结构,并实现了其模拟器及预处理器构成完整测试平台。从实验结果可看出:该平台的执行效率是虚拟机方式的860倍,表明将Java处理器用于嵌入式图像处理将是一种可行选择。