一种8位 76 mW 167 Msample/s流水插值A/D转换器

实现了一种适合手持式设备应用的8 bit模数(A/D)转换器,该A/D转换器采用了2级电容插值和斩波放大技术以降低正常工作模式功耗,流水放大和预平衡比较器技术有效地提高了采样频率.测试结果表明,该流水插值A/D转换器的微分非线性(DNL)和积分非线性(INL)分别为-1～1.63LSB和-1.66～2.05LSB,其总谐波失真(THD)、去除寄生动态范围(SFDR)和信噪加失真比(SNDR)分别为-43 dB、54 dB和36.7 dB,正常工作模式和等待模式功耗分别为76 mW和5 mW.该芯片采用中芯国际(SMIC)0.18 μm单层多晶六层金属混合CMOS工艺,芯片面积为1269 μm×885 μm.     

基于OHCI 1.0的USB主控制器的验证

本文在确定了基于OHCI 1.0的USB主控制器的验证点后,制定了验证策略,利用PCI BFM和SoC验证平台完成了USB主控制器的验证。验证结果表明设计的USB主控制器实现了USB 1.1规范所规定的功能。     

数字化混沌系统的仿真研究

通过计算机仿真得到了两个数字化混沌系统在不同精度时的周期.通过对最大周期的统计分析,得到了一组比较有规律、有意义的统计量.文中将这些统计量的均值称为"最大周期因子",它反映了数字化混沌系统最大周期与整个状态空间的比值.利用最大周期因子,可以大致计算在任意精度时混沌系统所能达到的最大周期.     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

面向ASIC实现的CPA研究平台及其应用

差分功耗分析（DPA）是一种非侵入式边信道攻击技术,对各种密码芯片的安全构成了极大威胁。为了能够快速地评估密码算法ASIC实现方式的算法级抗功耗分析攻击措施的实际效果,将门级功耗分析方法应用于功耗分析攻击评估技术中,搭建了基于PrimeTime PX和MATLAB的相关性功耗分析（CPA）研究平台。该平台具有较强的通用性,只需修改算法攻击功耗模型部分,即可快速完成对不同密码算法ASIC实现中算法级防护措施的评估。作为应用,利用该平台分别对普通AES算法实现和基于Threshold技术的AES算法实现进行了相关性攻击实验,证明了该平台的有效性和便捷性。     

Lilac SoC的FPGA实现

简要介绍了用FPCA实现Lilac SoC设计的意义以及该BoC系统的组成，在此基础上详述了整个FPGA实现流程，给出了流程中关于综合与实现约束问题的描述，并给出了FPCA对系统的验证结果分析。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中     

基于小生境遗传算法的SoC测试存取机制优化

提出了基于小生境遗传算法的系统级芯片(SoC)测试存取机制(TAM)的优化方法.结合TAM宽度约束进行SoC中功能内核(IP)的测试壳的优化,解决测试存取机制的测试总线划分及测试总线细分等的优化问题,取得了较好的结果,并有效地减少SoC的测试时间.采用分支-联合(Fork-Joint)的方法可得到更为优化的TAM方法,对于ITC 2002基准SoC d695,比未采用分支-联合方法的TAM划分方法的测试性能最大可以提高30%,和其它方法的优化结果相比,该方法的平均效果优于其它方法1到9个百分点.     

一种低硬件消耗的CABAC编码器研究与实现

基于上下文的自适应算术编码(CABAC)是H.264标准中的一个重要创新.通过算术编码与自适应上下文模型的结合使其可以获得很高的压缩比,相对于CAVLC其可以获得9%～14%码率的降低.CABAC作为一种新型的熵编码方法,其将自适应技术、上下文模型化和二进制算术编码有效的结合在了一起,并采用查表的乘法与概率估计,使得CABAC在硬件实现方面比较方便.在此提出了一种适用于1080P(@30Hz)的低硬件消耗的CABAC编码器,采用SMICO.18μmCMOS工艺实现,其理想速度可以达到200MHz.该编码器可以应用于高清视频编码领域.     

JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现

为满足JPEG2000编码器的硬件实现需求,针对其中最为复杂和耗时的Tier-1编码器,提出了一种高效的硬件实现结构.该结构采用通道并行的位平面编码器,并且在通道内部采用基于列的点跳跃算法,提升了位平面的编码速度.同时,MQ编码器与位平面编码器配合,引入5级动态流水结构,进一步提高编码效率.FPGA验证结果表明,运用该结构的Tier-1编码器,在提高70%编码效率的同时只增加了18.2%的硬件开销,取得了令人满意的结果.