三维计算机及其实现技术

本文介绍了用于大规模并行处理的三维计算机的概念，探讨了其处理器和控制器的基本结构，介绍了利用ＷＳＩ方法实现三维计算机的三种基本技术。     

用于红外图像处理的多级滤波器VLSI结构设计

提出了一种多级滤波器的VLSI硬件实现结构。通过增加多分辨率处理,改善了多级滤波器的滤波效果;使用并行流水结构设计,提高了该滤波器数据运算的吞吐率。使用SMIC的0.35μm单元库设计,芯片面积为6万等效门,工作频率为50MHz,满足红外序列图像的实时滤波要求。     

Design and Implementation of Memory Access Fast Switching Structure in Cluster-Based Reconfigurable Array Processor

Memory access fast switching structures in cluster are studied,and three kinds of fast switching structures (FS,LR2SS,and LAPS) are proposed.A mixed simulation test bench is constructed and used for statistic of data access delay among these three structures in various cases.Finally these structures are realized on Xilinx FPGA development board and DCT,FFT,SAD,IME,FME,and de-blocking filtering algorithms are mapped onto the structures.Compared with available architectures,our proposed structures have lower data access delay and lower area.     

显示控制CMOS锁相环频率合成器设计

从工程的角度出发,设计了一个应用于显示控制芯片的新颖实用的CMOS锁相环频率合成器.详细论述了系统设计的关键问题,研究了电荷泵充放电电流匹配、精度和输出电压等工程设计问题,并对环路滤波器的计算和仿真以及压控振荡器的噪声性能进行了研究.采用1st Si 0.25μm的CMOS混合信号工艺对整个电路系统进行了带版图寄生的后仿真,仿真结果表明锁相环频率合成器设计的正确性.     

一种减小存储单元间串扰的新型阵列布局结构

针对SRAM阵列中的串扰,给出了一种新型布局结构,即字线的“错序译码”组织结构和位线的“间隔译码”组织结构．“错序译码”组织结构是根据程序“顺序局部性”的特点提出的,“间隔译码”组织结构是根据“串扰局部性”的特点提出的．在存储器单元比值一定的条件下,采用这种结构可以显著减小由寄生RC所带来的单元间的串扰,提高存储器读写的速度和工作可靠性．仿真结果进一步证实了这种结论．     

LS-DSP中串行分布式数字滤波器的功耗优化设计

采用一种优化阶符的二进制数据表示方法,达到了减小LS-DSP内串行分布式计算滤波器的动态功耗的目的．实验结果表明,该方法可有效减小LS-DSP内串行分布式计算滤波器10%的动态功耗．     

An Inference Microprocessor Design

This paper is concerned with the design of an inference microprocessor for production rule systems.Its implementation is based on both exact and inexact (fuzzy logic) reasoning,so it can be used for building various production rule systems.The methods of translating linguistically expressed rules into numerical representations are described and the hardware implementations are discussed.Finally, a parallel architecture for the inference microprocessor is presented.     

一种全搜索块匹配运动估计VLSI结构

提出了一种新的两维全搜索运动估计VLSI结构。该结构基于两维脉动阵列,能够完全实现两维数据重用,减少了对外部存储器数据量的访问,具有100%的硬件效率和高吞吐率。该结构也可以很容易地应用于不同块尺寸、不同的搜索范围的全搜索块匹配运动估计,具有通用性。     

AMBA-AHB总线接口的设计与实现

对AMBA-总线进行了简要介绍,并给出-SOC芯片中DDR SDRAM控制器的AHB总线接口的具体实现和验证方法.该设计采用Verilog行RTL级实现,并在FPGA系统中得到验证.在基于0.18um工艺的库中综合频率达到160MHz,满足设计要求.     

一种面向嵌入式处理器的昏睡子块唤醒方法

针对嵌入式处理器中日益明显的指令Cache漏功耗,提出了一种基于当前指令状态标志位的分支预测和返回目标寄存器映射的昏睡子块唤醒方法;该方法根据处理器执行过程中指令状态位提前判断分支指令的目标子块,同时设计了一种返回地址目标寄存器映射的结构,提前判断函数返回指令的目标子块。在消除唤醒延迟带来的性能损失基础上,提高了处理器的性能;通过实验对比,该方法可以减小36%的指令Cache静态功耗,同时处理器性能平均有13%的提高。