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The functional network was introduced by E.Catillo, which extended the neural network. Not only can it solve the problems solved, but also it can formulate the ones that cannot be solved by traditional network. This paper applies functional network to approximate the multidimension function under the ridgelet theory. The method performs more stable and faster than the traditional neural network. The numerical examples demonstrate the performance. 相似文献
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偏振噪声是谐振式集成光学陀螺的主要光学噪声源,其存在大大降低了系统的精度,为了定量化研究谐振式集成光学陀螺偏振噪声的产生机理,利用琼斯矩阵和光束传播法建立了谐振式硅基集成光学陀螺偏振噪声模型,该模型综合考虑了波导传输介质中的光偏振态交叉耦合、应力双折射等的影响,有效地逼近了实际的物理系统。基于上述模型得出了谐振腔内二氧化硅波导本征偏振态交扰与陀螺极限输出之间的表达式。对波导谐振腔内与偏振相关的3个因素:输入光偏振态、温度波动和波导保偏性能进行了仿真分析。并通过在输入端插入高偏振度起偏器的实验装置,有效验证了所建偏振理论模型受输入光偏振态波动影响的正确性。 相似文献
55.
56.
级联多个循环冗余校验(CRC)的LDPC译码算法有效地改善了译码的收敛特性。然而在其译码算法中,当CRC检测的整体漏检概率不够低时,出现误码平台。因此,该文提出了改进算法,通过减少在译码算法中CRC检测的次数,降低整体漏检概率,提高了误码性能。仿真表明改进的算法提高了误码性能,译码复杂度也增加不大。 相似文献
57.
将多端口网络某端口噪声系数的定义推广到非等噪声输入情形,并提出了两种多端口网络噪声系数测试方法。第一种方法方便快捷,只需测量任意一个端口的噪声系数即可得到多端口网络噪声系数。第二种方法不包含系统误差,但测试工作量及计算量较大。分别给出了两种测试方法的测量实例,并对两者的结果进行了比较,两者结果在误差范围内完全一致。第二种方法关于输入噪声功率的计算结果表明,第一种方法的系统误差可以忽略。该测试方法不仅适用于等增益网络,也适用于非等增益网络,文中给出了非等增益网络的测量实例。该测试方法可广泛应用于相控阵雷达所用T/R组件等多端口网络噪声系数的测试。 相似文献
58.
针对信息安全风险评估过程中专家评价意见的多样性以及不确定信息难以量化处理的问题,提出了一种基于改进的DS证据理论与贝叶斯网络(BN)结合的风险评估方法.首先,在充分研究信息安全风险评估流程和要素的基础上,建立了风险评估模型,确定风险影响因素;其次,根据评估模型并结合专家知识构建相应的贝叶斯网络模型,确定贝叶斯网络模型中的条件概率表;再次,利用基于权值分配和矩阵分析的改进DS证据理论融合多位专家对风险影响因素的评价意见;最后,根据贝叶斯网络模型的推理算法,计算被测信息系统处于不同风险等级的概率值,并对结果进行有效性分析.分析表明,将改进后的DS证据理论与贝叶斯网络应用到风险评估过程中,在一定程度上能够提高评估结果的可信度和直观性. 相似文献
59.
Gate-grounded NMOS (GGNMOS) devices with different device dimensions and layout floorplans have been designed and fabricated in 0.13-μm silicide CMOS technology. The snapback characteristics of these GGN-MOS devices are measured using the transmission line pulsing (TLP) measurement technique. The relationships between snapback parameters and layout parameters are shown and analyzed. A TCAD device simulator is used to explain these relationships. From these results, the circuit designer can predict the behavior of the GGNMOS devices under high ESD current stress, and design area-efficient ESD protection circuits to sustain the required ESD level. Optimized layout rules for ESD protection in 0.13-μm silicide CMOS technology are also presented. 相似文献
60.