基于多滤波器集成的边缘检测

该文用多种滤波器从图像中提取灰度分布特征;针对不同类别的边缘,分别用不同的灰度分布特征组合进行检测;把不同类别边缘的检测结果集成以实现图像边缘检测。本文所提方法把边缘检测转化为模式识别问题,从而增加了边缘检测的灵活性,同时也提高了检测质量。实验结果表明该方法具有较好的检测效果和抗噪能力。     

电容对STN-LCD显示性能的影响

本文着重讨论了电容对STN－LCD阈值陡度和对比度的影响,由实验结果得出,STN－LCD一定显示面积的电容越小,显示品质越好,同时可使用较低的驱动频率,最后提高出减小电容的方法。     

基于非均匀谱压缩特征的模型补偿新算法

在信噪比依赖的非均匀谱压缩(SNSC)鲁棒语音特征提取技术和VTS算法的基础上,该文提出了一种新的MC-SNSC模型补偿算法。SNSC技术是一种根据人类听觉对声音强度-响度感知转化关系的谱幅度变化操作和噪声抑制技术。基于对数谱域的噪声以及SNSC特征提取对语音信号特征所产生的失配函数,推导出了MC-SNSC模型补偿算法。实验证明使用这一新算法,识别率比当前较理想的VTS和PMC算法有很明显的提升,算法的复杂度较VTS等算法仅有轻微的增加。     

电网调度操作票系统的发展与应用

主要对电网调度操作票专家系统的发展历程作了详细叙述,并对一些新技术在电网调度操作票专家系统中的应用进行了介绍,阐述了操作票专家系统应用的现状和现存的主要问题,并指出了操作票专家系统未来的发展前景。     

防空兵雷达系统效能综合评估

根据防空兵雷达的作战任务和基本功能,将防空兵雷达评估指标分为探测能力、定位能力、抗干扰能力、生存能力、数据处理能力、目标识别能力及可用性等七个方面,建立了防空兵雷达评估指标体系,并对评估指标进行了具体量化,建立了评估指标的数学模型,给出防空兵雷达系统的效能综合评估结果.     

广义频率响应函数的鲁棒建模新方法

针对基于非线性谱分析的故障诊断技术的需要,研究了非线性系统的广义频率响应函数的鲁棒在线建模方 法。首先将次元分析算法应用于Volterra级数模型的辨识,并通过对此算法的修正,得到了一种改进的Volterra系统的鲁 棒辨识算法。对其鲁棒性能进行的分析表明,改进算法的鲁棒抗噪性能被明显提高。在此基础上,提出了一种广义频率响 应函数的两步鲁棒建模新方法。仿真实验表明,该方法具有良好的鲁棒收敛性能,能够有效解决GFRF的在线建模问题。     

非掺锑化镓抛光工艺研究

分析了非掺锑化镓单晶片的化学抛光机制和影响获得表面质量良好的非掺锑化镓单晶片的因素，得到了非掺锑化镓的抛光工艺参数。利用该工艺可以制备表面光洁、平整、无缺陷的非掺锑化镓单晶抛光片。     

飞秒激光行波泵浦BBO晶体光参量放大

采用飞秒钛宝石激光放大器二次谐波为泵浦源，行波泵浦ＢＢＯ晶体光参量放大器，获得了可调谐输出（０．４４～２．６μｍ），最大输出能量约４０μＪ／脉冲，测量了参量激光的调谐特性、能量分布和线宽，理论与实验符合较好。     

Charge recycling differential logic (CRDL) for low powerapplication

A novel logic family, called charge recycling differential logic (CRDL), has been proposed and analyzed. CRDL reduces power consumption by utilizing a charge recycling technique with the speed comparable to those of conventional dynamic logic circuits. It has an additional benefit of improved noise margin due to inherently static operation. The noise margin problem of true single-phase-clock latch (TSPC) is also eliminated when a CRDL logic circuit is connected to it. Two swing-suppressed-input latches (SSILs), which are introduced for use with CRDL, have better performance than the conventional transmission gate latch. Moreover, a pipeline configuration with CRDL in a true two-phase clocking scheme shows completely race-free operation with no constraints on logic composition. Eight-bit Manchester carry chains and full adders were fabricated using a 0.8 μm single-poly double-metal n-well CMOS technology to verify the relative performance of the proposed logic family. The measurement results indicate that about 16-48% improvements in power-delay product are obtained compared with differential cascode voltage switch (DCVS) logic