球壳量子点中电子能态及其量子比特的性质

通过求解球壳量子点的能量本征方程,得到电子能态,并以两能态叠加构造一个量子比特。对InAs材料的数值计算表明:当电子受限增强时,能量本征值增大。量子比特内电子的概率密度分布与电子的空间坐标和时间有关,在球壳的中心球面上电子出现的概率最大,在球壳边界面出现的概率为零,且各个空间点的概率密度随方位角周期性变化和随时间做周期性振荡,振荡周期随着外径(或内径)的增大而增大。     

OFDM系统中的自适应比特功率分配算法

正交频分复用(OFDM)系统各子信道具有不同的衰落特性,如果采用相同的调制方式,则不能更好地利用系统资源。在系统容量受限和误比特率一定的条件下,文章提出了一种高效的OFDM自适应比特功率分配算法。在要求误比特率BER<10-3时,该算法与Chow算法相比,发射总功率减小了2.5 dB;与Hughes-Hartogs算法相比,系统消耗的总时间也明显缩短。仿真结果验证了算法的有效性。     

64DAPSK-OFDM与64QAM-OFDM系统性能比较

针对OFDM系统中的MQAM和MDAPSK两种子载波高阶调制技术,介绍了64QAM和64DAPSK信号的比特软输出解调方法,比较了64DAPSK-OFDM和64QAM-OFDM系统的误码性能。仿真结果表明,在频率选择性和时间选择性衰落信道下,若信道相邻子载波或相邻OFDM符号的相关性能得到保证,采用64DAPSK调制可以用较少的信噪比损失换取OFDM系统复杂度的大大降低。     

DWDM光通信系统比特误码率的加速测量

本文阐述DWDM光缆通信系统比特误码率加速测试的基本原理,对系统实施强化的方法,并举光接收机灵敏度和光通道代价为例说明加速测量的具体应用。     

基于跳频扩时光正交码的光码分多址系统性能分析

提出了一种基于光正交码（OOC）的跳频方案，与OOC系统相比，采用该跳频码字的光码分多址（OCDMA）系统的可容纳用户数目得到了极大提高，并且多用户干扰（MAI）大大降低，从而系统整体性能得到提高。同时提出了使用该跳频码的多比特传输光码分多址系统方案，该方案利用了跳频码字数目的充裕性，使得系统传输速率成倍提高。     

一种面向HEVC的并行码率控制算法

视频通信时通常带宽有限,为了能在规定的目标码率下获得尽可能高质量的解码图像,需要在视频编码时进行码率控制.目前针对HEVC的并行编码以及对应码率控制已成为研究热点,现有并行结构下的平均比特率控制算法受到帧间依赖性的约束,待编码帧无法及时获得与其并行编码帧的实际比特数,因此本文算法通过预测并行帧的实际比特数来进行码率控制,并在此基础提出了自适应调整帧层量化参数补偿值.仿真结果表明,相比已有算法,前者减少码率误差约为3.38％,后者可提高PSNR约为0.204 dB同时减少约0.3％的码率误差.     

基于量子比特编码算法的图像盲复原重建研究

为了提高图像盲复原质量,提出了量子比特编码算法。首先在免疫系统中的对量子克隆选择,并且对量子抗体克隆比例控制;然后量子抗体随机赋值,使抗体都以随机概率处于所有可能状态的线性叠加态中,以量子态进行观测,将得到确定的某一个二进制;接着建立图像盲复原重建模型,量子编码卷积算法来填充空洞像素;最后给出了算法流程。实验仿真显示该算法对图像盲复原重建清晰,画质好,全图最大局域误差最小,结构相似度接近于1。     

上海贝尔：展现“比特经营”的魅力

今年北京通信展上海贝尔以“心至·行至At the speed of ideas”为主题，围绕主线“比特经营”展开，通过“打造网络的智慧，提升用户的体验和实现高效的运维”这几个维度来阐释如何帮助运营商实现高效经营的转型，解决固定和无线数据业务的爆炸性增长同运营商收入增长不匹配的问题。     

一种降低SC-FDMA信号峰均比的低复杂度方法

针对已有方法复杂度过高或者需要引入额外带宽的缺点,在深入分析单载波频分多址(SC-FDMA)信号大峰值形成原因的基础上,提出了一种不需要额外带宽的简单易行的降峰均比(PAPR)方法。所提方法以引入极少数误比特为代价将造成SC-FDMA信号PAPR值高于给定数值的星座图外部星座点变换为内部星座点,使得发送信号的PAPR大大降低。在收端经过信道译码,可大大减少星座变换带来的极少数误比特。提出的方法所需计算量很低,不会增加额外的带宽开销,同时可有效地降低发送信号的PAPR。     

Fault-Tolerant Bit-Parallel Multiplier for Polynomial Basis of GF（2^m）

Novel fault-tolerant architectures for bit-parallel polynomial basis multiplier over GF（2^m）, which can correct the erroneous outputs using linear code, are presented. A parity prediction circuit based on the code generator polynomial that leads lower space overhead has been designed. For bit-parallel architectures, the Moreover, there is incorporation of space overhead only marginal time error-correction is about 11%. overhead due to capability that amounts to 3.5% in case of the bit-parallel multiplier. Unlike the existing concurrent error correction （CEC） multipliers or triple modular redundancy （TMR） techniques for single error correction, the proposed architectures have multiple error-correcting capabilities.