ARTDC电路的设计与实现

采用SMIC 0.18um工艺实现SCE214芯片中的RTC电路模块,并扩展为可校时实时数字钟电路。完整地实现了数字电路设计的前端设计流程。并就设计采用的不同方案所得出的综合结果进行比较,分析各方案在电路实现上的差异。就集成电路深亚微米设计应注意的问题作了论述。     

基于MS-ECO的多模式多端角签收时序修复方法的研究

为了使现代超大规模数字芯片物理设计在签收阶段更快、更好地达到时序收敛,基于MS-ECO时序修复引擎,结合后端签收工具Tempus的精确度和后端实现工具Innovus的高效性,采用分布式多模式多端角时序分析,提出了一种跨平台签收阶段自动时序修复方法。在3个不同工艺的数字芯片上验证了该方法。结果表明,该方法平均能使时序违例路径减少86%,并使WNS降低72%,TNS降低89%。同时,该时序修复方法没有引入新的设计规则违例(DRV)。     

虚拟数字逻辑故障通用诊断系统设计方法研究

从数字系统故障检测的普遍性出发，在Maxplus Ⅱ／Quartus环境中运用CPLD设计了其ASIC，用开关DG1A05BW完成各引线的通用控制电路，借助Delphi强大的数据处理功能实现测试数据库的自动生成、图形化人格交互界面及故障测试，用后驱动技术提高故障定位能力，在PC机控制下虚拟地实现数字逻辑故障通用诊断系统。实验表明：系统具有硬件通用性强、编程灵活、扩展性好等特点。重点介绍其通用控制电路、CPLD设计及故障字典生成方法。     

一种用于ASIC内部存储器单粒子翻转效应评估的方法北大核心CSCD

本文提出了利用存储器内建自测试(MBIST)进行专用集成电路(ASIC)内部存储器的单粒子翻转(SEU)检测方法,研究并制定了MBIST的单粒子有效性辐照注量的统计方案,最后在重离子加速器上应用该方法进行了单粒子试验验证.通过与相同结构的存储器SEU结果的对比分析,结果表明,MBIST在有效辐照注量(1.27E+7icons/cm2)下,与存储器在标准辐照注量(1E+7icons/cm2)下获得的SEU在轨错误率误差小于2倍,运用MBIST方法可以方便、准确地用于评估ASIC的存储器SEU性能指标.     

半导体阵列微剂量探测器前端读出电路设计

根据三维Si SOI PIN像素微剂量探测器特性参数,设计了一种基于GF chrt018IC CMOS工艺的前端读出电路。该读出电路主要包括PMOS输入的电荷灵敏前前置放大器,有源整形滤波电路,电压比较器及基准电流源等,可实现对微剂量信号的放大、滤波降噪、甄别输出等功能。仿真测试表明:能量探测范围为5~500 fC,单通道功耗约为2 mW,总噪声性能为0.05 f C+1.6×10~(-3)fC/pF。     

数字专用集成电路中平方运算的硬件实现

在进行数字专用集成电路的设计中,尤其是应用于通信和信号处理领域的ASICs中,经常会遇到对一种特殊运算平方运算的硬件实现问题。本文从常規乘法器的设计入手,通过对乘法器部分积的规律进行归纳总结和简化操作,提出了适于VLSI实现的平方器的设计方法,该方法可极大地降低硬件规模。     

E1—VC4的SDH集成化系统设计

介绍一种SDH系统专用集成电路的设计,它可以从VC4信号中任意上下分插出多达21个E1信号,包括E1的线路编解码及数字解同步器,码速调整及去调整,VC12开销的终结及生成,TU12的指针调整及解释,VC4的合成及分解,电路设计既充分考虑ITU－T的标准,又结合实际系统设计,克服了以前电路的缺点,具有规模大,功能完善,性能优越的特点。     

直写ASIC技术的新发展

采用直写ＡＳＩＣ技术能缩短产品的研制周期,降低研制成本,无风险地进行了批量生产,加快ＡＳＩＣ投放市场的速度。分析了直写ＡＳＩＣ技术的特点,介绍了激光直写机的原理,展望了此项技术的应用前景。     

通信系统的VLSI设计

介绍了专用集成电路的有关知识和专用集成电路的设计流程。同时,介绍了专用集成电路技术对通信技术的影响。     

Implementation of Petri nets using a field‐programmable gate array

Although Petri nets have various capabilities, the Petri net approach is done on paper. A field‐programmable gate array (FPGA) is implemented in this study so as to realize basic Petri net symbols, logic structures in Petri nets, and specific functions for Petri nets by logic circuits. As an example, a Petri net for an early failure detection and isolation arrangement (EFDIA) is implemented as an application‐specific integrated circuit (ASIC) on a Xilinx Demonstration Board. This ASIC is verified by three simulations dealing with three different failure scenarios of a system, and the ASIC functions identically to the EFDIA Petri net. Accordingly, not only the EFDIA Petri net but also any specific function Petri nets can be implemented by FPGA circuits. Copyright © 2000 John Wiley & Sons, Ltd.