高速数字PID控制器的ASIC设计

在传统数字ＰＩＤ控制器中，计算占据了大量的时间。因此，在很多场合需要一种运算速度很高而同时又具有高性能价格比的硬件实现形式。本文首先给出了一种实现有符号数相乘的并行定点乘法器设计方案，在此基础上提出了高速数字ＰＩＤ控制器的ＡＳＩＣ设计方案，随后介绍了控制器的版图设计以及逻辑模拟，结果证明设计是成功的。     

基于FPGA＆Delphi的虚拟数字IC功能诊断系统

以FPGA实现常用数字IC功能诊断系统的I／O ASIC，设计了引脚复用与电源控制电路，借助Delphi6.0实现图形化人机交互界面、系统数据库及故障诊断，在CPU控制下虚拟地实现了数字、数模混合、计算机接口等IC芯片的功能检测、故障定位、型号识别、替代芯片查找、芯片手册、在线打印、测试结果存储、系统自检及记录查询等功能，实验表明本系统具有硬件开支少、编程灵活、功能多、操作方便、智能性高、性价比高等特点。中重点介绍其ASIC和Delphi的设计技术。     

从ASIC到FPGA的转换系统时钟设计方案

基于原型验证的需要和FPGA对ASIC市场的取代．越来越多的ASIC设计需要移植到FPGA＆来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4 FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。     

通信数字ASIC的测试

本文追述了通信数字电路测试的一些主要技术，介绍了通信数字ＡＳＩＣ测试方法在国际上的最新进展，展望了它的发展方向。     

G．729中线谱对系数量化算法的硬件实现

首先介绍了基于G．729语音编解码标准的线谱对参数矢量量化的算法步骤及流程。根据ASIC设计方法和要求,用HDL设计硬件电路实现该算法,并将硬件电路仿真结果与C语言算法程序运算结果进行比较,结果显示该硬件设计能很好地实现该算法,结果准确;并比传统DSP编程实现的速度快很多,确保了计算过程的实时性,且所占资源更为节省。     

SOC系统中高效的卷积解交织实现结构

目前ASIC芯片高度集成,针对解调芯片在SOC系统中的集成,设计了一种高效的卷积解交织实现结构,对地址产生及整形单元做了详细阐述,并以DTMB解调模块为例,描述实现过程及实现成果,该设计通过FPGA及ASIC的充分验证,结果证明,此方案设计具有高度的可靠性和稳定性,在SOC系统中极大提高了卷积解交织对总线的访问效率,极大降低了DDR的占用带宽.     

H.264便携式实时编解码器的方案探讨

H.264便携式实时编解码器对实时性、功耗等因素有较高的要求,采用硬件编解码器能够有效地解决这些问题.探讨了基于IP核和基于ASIC的方案,重点介绍了几款H.264不同层次上的全功能编解码芯片.     

从FPGA到ASIC的风险与对策

由于FPGA的种种优点,越来越多的电子设计师在初次设计电子产品时选择FPGA来完成电路的prototype设计。然后,再在必要时将prototype设计从FPGA转换成ASIC。在此转换过程中有一定的风险,如ASIC电路的复位、时钟树的设计、封装形式的选择以及可测性设计等。文中讨论了这些风险,并给出了减少这些风险的解决方案。     

Low-cost and two-cycle hardware structures of PRINCE lightweight block cipher

In this paper, low-cost and two-cycle hardware structures of the PRINCE lightweight block cipher are presented. In the first structure, we proposed an area-constrained structure, and in the second structure, a high-speed implementation of the PRINCE cipher is presented. The substitution box (S-box) and the inverse of S-box (S-box⁻¹) blocks are the most complex blocks in the PRINCE cipher. These blocks are designed by an efficient structure with low critical path delay. In the low-cost structure, the S-boxes and S-boxes⁻¹ are shared between the round computations and the intermediate step of PRINCE cipher. Therefore, the proposed architecture is implemented based on the lowest number of computation resources. The two-cycle implementation of PRINCE cipher is designed by a processing element (PE), which is a general and reconfigurable element. This structure has a regular form with the minimum number of the control signal. Implementation results of the proposed structures in 180-nm CMOS technology and Virtex-4 and Virtex-6 FPGA families are achieved. The proposed structures, based on the results, have better critical path delay and throughput compared with other's related works.