可伸缩双域Montgomery乘法器的优化设计与实现

模乘运算是公钥密码算法中的关键运算,本文基于全字运算的Montgomery模乘算法,设计了具有可伸缩硬件结构的模乘器。该模乘器可以基于固定的数据路径宽度对任意长度的数据进行运算,并且能够支持两个有限域上的运算。最后用Verilog硬件描述语言对该乘法器的硬件结构进行代码设计,并用Synopsys公司的Design Complier在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,相对于其他模乘器设计,本文设计具有较高的时钟频率,并且由于大大减少了运算所需的时钟周期数,模乘运算速度较快。     

应用于大规模ASIC的线长驱动的合法化算法

总体布局完成之后的核心任务就是单元位置的合法化,即在将所有的单元安放到布局区并且与合理位置(site)对齐的同时,消除单元间的重叠.为了高效地实现大规模ASIC(Application Specific Integrated Circuit,专用集成电路)的布局过程,提出一种基于线长驱动的合法化算法.它以电路总线长为优化目标,同时考虑单元布局合理位置的约束和预布障碍.在ISPD' 11和DAC' 12竞赛例子上进行的测试结果表明了算法在线长保护及优化方面的效果.这些测试用例都是来源于现代工业ASIC设计的实例,由此说明了算法可以稳定有效地解决工业器中大规模ASIC多种特征电路的布局合法化问题.     

An efficient VLSI architecture and FPGA implementation of the Finite Ridgelet Transform

In this paper, an efficient architecture for the Finite Ridgelet Transform (FRIT) suitable for VLSI implementation based on a parallel, systolic Finite Radon Transform (FRAT) and a Haar Discrete Wavelet Transform (DWT) sub-block, respectively is presented. The FRAT sub-block is a novel parametrisable, scalable and high performance core with a time complexity of O(p ²), where p is the block size. Field Programmable Gate Array (FPGA) and Application Specific Integrated Circuit (ASIC) implementations are carried out to analyse the performance of the FRIT core developed.

USB技术在可穿戴计算机中的应用

体积小、功能强、外国设备多、集成度高是可穿戴计算机的主要特点之一,由于可穿戴计算机对多媒体的要求很高,要实现的功能很多,以至于其外设种类很多,所以要求其接口种类也比较多,如串口、MCP接口、USB接口以及PCMCIA接口等等。若将这众多接口都集成在一起,不但设计复杂,而且集成后的体积仍然较大,且其扩充性也较低。USB接口则将这些不同的接口统一起来,使用一个4针插头作为标准插头,在可穿戴计算机的设计中采用USB接口作为主要的外设接口,可弥补上述的不足。重点介绍了可穿戴计算技术、USB技术并提出了一种将USB接口作为可穿戴计算机通用接口的设计方法。     

CPU桥ASIC设计中CPU模拟器的设计

功能模拟是设计高性能微处理器接口ＡＳＩＣ芯片的重要环节,目的是消除ＡＳＩＣ的功能性设计错误。为了更好地对ＡＳＩＣ芯片进行模拟,需要灵活、方便、能够体现微处理器行为的ＣＰＵ模型,文章将介绍了对一个ＣＰＵ行为模拟器的开发。     

基于IC设计的验证技术

验证是Soc设计最重要的阶段.在将设计交付给生产厂家之前,要想能够找出体系结构上、功能上或者物理实现上的错误只是通过验证.对于众多团队设计而言,验证占到了设计流程的50%至80%.本文主要介绍了功能仿真、静态时序仿真、形式仿真等相关验证技术.     

一种基于单CPU单ASIC结构的软硬件划分算法

软硬件划分是软硬件协同设计中的关键问题之一。本文针对单CPU单ASIC结构嵌入式系统，提出了一种基于数据流图的划分算法。实验结果表明，该算法可以有效地解决软硬件划分问题，效率较高，对固定时间约束下硬件面积最小划分问题具有一定的实际意义。     

VLSI设计中一种新型的功能验证方法

本文在研究了传统的VLSI设计中采用的功能验证方法后,分析了各种方法的特点和不足之处。提出了一种新型的适合于大规模集成电路功能验证的新方法,详细介绍了这种功能验证方法的度量进度机制和验证完备性判断依据,并给出了这种新方法的操作流程和关键点。     

嵌入式超长指令语音压缩处理器的VLSI实现

介绍了一款语音压缩专用处理器的设计思路，使用嵌入式FLASH超长指令字系统有效的提高了芯片的处理能力，同时将增强型算术逻辑单元、乘法器、乘累加器结合在一起，在改进的哈佛体系结构上实现了微控制器与DSP的单核设计。使用存储器操作指示寄存器、分层寄存器组，能够简化子程序调用方式。该微处理器采用0．25μm CMOS工艺实现，芯片面积为25mm^2。仿真结果表明，在20MHz工作频率下，芯片处理能力与50MIPS的通用DSP相当，同时能够保持原有编码质量。该处理器能够实现多种类型的语音压缩算法，可以达到对语音算法的高保密性、低复杂度、易开发性。     

适用于H.264视频解码器的VLD设计

设计了一种适合于H-264的变字长解码器，根据码流特点进行模块划分，减少硬件开销；采用并行结构解NAL包，解码效率高；采用了桶形移位器，进行并行解码，每个时钟解一个码字。采用Verilog语言进行设计、仿真，并通过了FPGA验证，可以在FPGA上实时解码标准清晰度的H．264视频。用0．18μm CMOS工艺库作综合，电路规模为1．6万门左右，最高频率能够达到150MHz。